CN108321122B - Cmos薄膜晶体管及其制备方法和显示装置 - Google Patents
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Abstract
本发明提供一种CMOS薄膜晶体管及其制备方法以及显示装置。CMOS薄膜晶体管包括：基板，所述基板包括第一区域和第二区域；第一半导体图案，位于所述第一区域；栅极绝缘层，覆盖所述第一半导体图案；第一栅极，设置于所述第一区域；层间介电层，覆盖所述第一栅极；多个第一过孔，位于所述第一区域并贯穿所述层间介电层和所述栅极绝缘层；以及第一源极和第一漏极，其中，所述第一半导体图案包括源区和漏区，所述源区为掺杂P+离子的多晶硅，所述漏区为掺杂P+离子的多晶硅和掺杂B+离子的多晶硅的叠层结构，所述第一源极通过所述第一过孔与所述源区连接，所述第一漏极通过所述第一过孔与所述漏区连接。本发明的CMOS薄膜晶体管可降低NMOS漏电流翘尾现象。
Description
技术领域
本发明涉及显示技术和传感器领域，特别涉及一种CMOS薄膜晶体管及其制备方法以及包括该CMOS薄膜晶体管的显示装置。
背景技术
互补金属氧化物半导体(ComplementaryMetalOxide Semiconductor，简称CMOS)由P型半导体和N型半导体共同构成，CMOS具有低功耗的优点，被广泛应用于集成电路中。通常，使用CMOS薄膜晶体管(CMOS TFT)的电路主要用于驱动有源矩阵液晶显示(LCD)器件、有机电致发光(EL)器件以及图像传感器。CMOS TFT的沟道区通常使用多晶硅，然后进行不同的离子掺杂分别形成PMOS和NMOS结构。
目前CMOS薄膜晶体管中NMOS结构由于漏区结构的缺陷，常常会产生漏电流翘尾现象，对薄膜晶体管的性能造成了较大的影响，急需得到改善。同时，PMOS和NMOS结构采用不同的离子进行掺杂，需要进行多次离子掺杂工艺，导致成本较高。
发明内容
针对现有技术存在的问题，本发明提供一种CMOS薄膜晶体管及其制备方法，通过在NMOS漏区中采用双层多晶硅结构，对薄膜晶体管的性能进行改善，同时简化工艺。
为实现上述目的，本发明采取如下技术方案：
一种CMOS薄膜晶体管的制备方法，所述薄膜晶体管包括基板，所述基板包括第一区域和第二区域，所述制造方法包括：
在所述第一区域形成第一非晶硅图案和第二非晶硅图案；
形成覆盖所述第一非晶硅图案和所述第二非晶硅图案的第三非晶硅层并将所述第一非晶硅图案、所述第二非晶硅图案以及所述第三非晶硅层晶化，得到第一多晶硅图案、第二多晶硅图案以及第三多晶硅层；
去除所述第一多晶硅图案上方的所述第三多晶硅层；
在所述第三多晶硅层上形成栅极绝缘层；
分别在所述第一区域和所述第二区域的所述栅极绝缘层上形成第一栅极和第二栅极；
对所述第三多晶硅层进行掺杂；
形成覆盖所述第一栅极和所述第二栅极的层间介电层；
在所述第一区域和所述第二区域分别形成贯穿所述层间介电层和所述栅极绝缘层的过孔；
形成第一源极和第一漏极、第二源极和第二漏极，
其中，所述第一源极通过所述过孔与所述第一多晶硅图案连接，所述第一漏极、所述第二源极和所述第二漏极通过所述过孔与所述第三多晶硅层连接。
在本发明的制备方法的一个实施方式中，还包括在所述第一区域和所述第二区域上形成缓冲层，在所述缓冲层上形成所述第一非晶硅图案、所述第二非晶硅图案和所述第三非晶硅层。
在本发明的制备方法的另一个实施方式中，所述缓冲层为氮化硅层和氧化硅层的叠层结构，其中所述氮化硅层与所述基板接触，所述氧化硅层位于所述氮化硅层上。
在本发明的制备方法的另一个实施方式中，所述第一非晶硅图案和所述第二非晶硅图案为掺杂P+离子的非晶硅层。
在本发明的制备方法的另一个实施方式中，先对所述第一非晶硅图案和所述第二非晶硅图案进行准分子激光退火晶化，再形成所述第三非晶硅层以及对所述第三非晶硅层进行准分子激光退火晶化。
在本发明的制备方法的另一个实施方式中，通过多级退火(MLA)对所述第一非晶硅图案、所述第二非晶硅图案以及所述第三非晶硅层进行集中晶化。
在本发明的制备方法的另一个实施方式中，对所述第三多晶硅层进行B+离子掺杂。
另一方面，本发明提供一种CMOS薄膜晶体管，包括：
基板，所述基板包括第一区域和第二区域；
第一半导体图案，位于所述第一区域；
栅极绝缘层，覆盖所述第一半导体图案；
第一栅极，设置于所述第一区域；
层间介电层，覆盖所述第一栅极；
多个第一过孔，位于所述第一区域并贯穿所述层间介电层和所述栅极绝缘层；以及
第一源极和第一漏极，
其中，所述第一半导体图案包括源区和漏区，所述源区为掺杂P+离子的多晶硅，所述漏区为掺杂P+离子的多晶硅和掺杂B+离子的多晶硅的叠层结构，所述第一源极通过所述第一过孔与所述源区连接，所述第一漏极通过所述第一过孔与所述漏区连接。
在本发明的薄膜晶体管的一个实施方式中，还包括：第二半导体图案，位于所述第二区域；第二栅极，设置于所述第二区域；多个第二过孔，位于所述第二区域并贯穿所述层间介电层和所述栅极绝缘层；以及第二源极和第二漏极，其中，所述栅极绝缘层覆盖所述第二半导体图案，所述层间介电层覆盖所述第二栅极，所述第二源极和所述第二漏极分别通过所述第二过孔与所述第二半导体图案连接。
再一方面，本发明还提供一种显示装置，所述显示装置包括上述CMOS薄膜晶体管。
本发明的CMOS薄膜晶体管在NMOS结构中采用掺杂不同离子的双层多晶硅作为漏区，增加了NMOS漏极所对应多晶硅的厚度，可利用串联电阻的作用减缓电场增强时漏电流的产生，降低NMOS漏电流翘尾现象，对薄膜晶体管的性能进行改善，同时减少了掺杂工艺的使用，降低了生产成本。
附图说明
图1至图5为本发明一个实施方式的CMOS薄膜晶体管的制备工艺流程图。
其中，附图标记说明如下：
100：第一区域
200：第二区域
110：基板
120：缓冲层
131：第一非晶硅图案
132：第二非晶硅图案
133：第三非晶硅层
134：第一掺杂区
135：第二掺杂区
136：第三掺杂区
140：栅极绝缘层
151：第一栅极
152：第二栅极
160：层间介电层
171：第一源极
172：第一漏极
173：第二源极
174：第二漏极
具体实施方式
下面根据具体实施例对本发明的技术方案做进一步说明。本发明的保护范围不限于以下实施例，列举这些实例仅出于示例性目的而不以任何方式限制本发明。
图1至图5为本发明一个实施方式的CMOS薄膜晶体管的制备工艺流程图。如图1所示，在制备CMOS薄膜晶体管时，首先在基板110上沉积缓冲层120，基板110包括第一区域100和第二区域200，第一区域100和第二区域200分别作为NMOS和PMOS的形成区域，缓冲层120则覆盖整个基板110。
基板110可为玻璃基板，例如石英玻璃、无碱玻璃等，也可为硅片、聚酰亚胺或塑料等材质。缓冲层120为氮化硅(SiNx)层和氧化硅(SiOx)层的叠层，其中氮化硅层与基板110接触，厚度约为30-100nm，氧化硅层位于氮化硅层上，厚度约为20-40nm。缓冲层120是用于防止基板110中所含的杂质污染半导体层，其可通过等离子增强化学气相沉积法(PECVD)沉积得到。
接下来在缓冲层120上形成30-60nm厚的第一非晶硅图案131和第二非晶硅图案132，第一非晶硅图案131和第二非晶硅图案132均位于第一区域100的范围内且彼此隔离。第一非晶硅图案131和第二非晶硅图案132为掺杂P+离子的非晶硅层，在转换为多晶硅后可作为NMOS结构中的源区和漏区。
之后如图2所示，通过PECVD在缓冲层120上形成20-60nm厚的第三非晶硅层133，该第三非晶硅层133为未掺杂的非晶硅层。第三非晶硅层133覆盖整个第一区域100和整个第二区域200，同时也覆盖第一非晶硅图案131和第二非晶硅图案132，即将第一非晶硅图案131和第二非晶硅图案132的上表面及侧面完全包覆。
接下来进行非晶硅的晶化，一种方式是先对第一非晶硅图案131和第二非晶硅图案132进行第一次准分子激光退火晶化，再形成第三非晶硅层133，随后对第三非晶硅层133进行第二次准分子激光退火晶化；另一种方式是首先形成第三非晶硅层133，之后通过多级退火(MLA)对第一非晶硅图案131和第二非晶硅图案132以及第三非晶硅层133进行集中晶化，针对不同的膜层厚度选择不同的结晶能量。晶化后第一非晶硅图案131转换为第一多晶硅图案，第二非晶硅图案132转换为第二多晶硅图案，第三非晶硅层133转换为第三多晶硅层。
之后如图3所示，对第三多晶硅层进行图案化，通过刻蚀去除第一多晶硅图案上方的第三多晶硅层，将其作为NMOS结构中的源区，同时保留第二多晶硅图案上方的第三多晶硅层，将该叠层结构作为NMOS结构中的漏区，这样可以增加漏极所对应多晶硅层的厚度，相当于在漏极串联了一个电阻，起到分压的作用；当晶体管工作的时候，施加在栅极与漏极、沟道两端之间的电压就会降低，沟道场强减弱，减小了漏电的发生，翘尾现象减弱，降低DIBL效应。
接下来在第三多晶硅层上形成栅极绝缘层140，栅极绝缘层140覆盖被暴露的第一多晶硅图案以及余下的第三多晶硅层。栅极绝缘层140的材料可为氧化硅(SiOx)层或氮化硅层和氧化硅层的叠层，其可利用CVD(化学气相沉积)法所形成，例如低压化学气相沉积法、热气相沉积法、催化化学气相沉积法、等离子增强化学气相沉积法等。
随后通过一次成膜工艺，在第一区域100的栅极绝缘层140上形成第一栅极151，在第二区域200的栅极绝缘层140上形成第二栅极152，其中第一栅极151位于第一多晶硅图案和第二多晶硅图案之间。第一栅极151和第二栅极152的材料可为Al、Mo等，可通过镀膜的方式形成，包括但不限于真空蒸镀、磁控溅射镀膜、离子溅射镀膜等。
之后如图4所示，以第一栅极151和第二栅极152作为掩模，对第三多晶硅层进行PMOS重掺杂，具体可通过离子注入的方式向多晶硅层掺杂B+离子，在第二栅极152的两侧分别形成第一掺杂区134和第二掺杂区135，在第一栅极151靠近第二多晶硅图案的一侧形成第三掺杂区136。
由于B+离子的掺杂量远低于P+离子的掺杂量，通常要小近一个数量级，因此前述进行的B+离子掺杂对NMOS结构中的第一多晶硅图案和第二多晶硅图案影响很小，同时为了进一步降低B+离子掺杂对NMOS结构的影响，可在进行B+离子掺杂时在NMOS上方涂布光刻胶，对其予以保护。
之后如图5所示，在栅极绝缘层140上形成层间介电层160，层间介电层160覆盖第一栅极151和第二栅极152，具有良好的覆盖特性和绝缘效果。层间介电层160可为氮化硅层、氧化硅层、氮化硅层和氧化硅层的叠层等，其可利用CVD(化学气相沉积)法所形成，例如低压化学气相沉积法、热气相沉积法、催化化学气相沉积法、等离子增强化学气相沉积法等。
接下来在第一区域100和第二区域200分别形成贯穿层间介电层160和栅极绝缘层140的多个过孔，过孔可利用干式蚀刻的方法所形成，干式蚀刻可使用CF系(CF4)、或者CHF系(CHF3)的气体来进行。
之后在层间介电层160上形成第一源极171和第一漏极172、第二源极173和第二漏极174，其中第一源极171和第一漏极172位于第一区域100，分别作为NMOS结构中的源漏极，而第二源极173和第二漏极174位于第二区域200，分别作为PMOS结构中的源漏极。第一源极171、第一漏极172、第二源极173和第二漏极174的材料可为Ti和Al等。
第一源极171通过过孔与第一多晶硅图案连接，第一漏极172则通过过孔与第二多晶硅图案及其上的部分第三多晶硅层(第三掺杂区136)连接，第二源极173通过过孔与第一掺杂区134连接，第二漏极174通过过孔与第二掺杂区135连接。
由上可知，本发明的CMOS薄膜晶体管在NMOS结构中采用掺杂不同离子的双层多晶硅作为漏区，增加了NMOS漏极所对应多晶硅的厚度，可利用串联电阻的作用减缓电场增强时漏电流的产生，降低NMOS漏电流翘尾现象，对薄膜晶体管的性能进行改善，同时减少了掺杂工艺的使用，降低了生产成本。
如图1和图5所示，本发明的CMOS薄膜晶体管包括：
基板110，基板110包括第一区域100和第二区域200；
第一半导体图案，位于第一区域100；
栅极绝缘层140，覆盖第一半导体图案；
第一栅极151，设置于第一区域100；
层间介电层160，覆盖第一栅极151；
多个第一过孔，位于第一区域100并贯穿层间介电层160和栅极绝缘层140；以及
第一源极171和第一漏极172，
其中，第一半导体图案包括源区和漏区，源区为掺杂P+离子的多晶硅(如图5中131所示)，漏区为掺杂P+离子的多晶硅和掺杂B+离子的多晶硅的叠层结构(如图5中132与136所示)，第一源极171通过第一过孔与源区连接，第一漏极172通过第一过孔与漏区连接。
在另一个实施方式中，CMOS薄膜晶体管还包括：
第二半导体图案，位于第二区域200；
第二栅极152，设置于第二区域200；
多个第二过孔，位于第二区域200并贯穿层间介电层160和栅极绝缘层140；以及
第二源极173和第二漏极174，其中，栅极绝缘层140覆盖第二半导体图案，层间介电层160覆盖第二栅极152，第二源极173和第二漏极174分别通过第二过孔与第二半导体图案连接。
本发明的显示装置包括上述CMOS器件，该显示装置可为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本领域技术人员应当注意的是，本发明所描述的实施方式仅仅是示范性的，可在本发明的范围内作出各种其他替换、改变和改进。因而，本发明不限于上述实施方式，而仅由权利要求限定。
Claims (8)
1.一种CMOS薄膜晶体管的制备方法，所述薄膜晶体管包括基板，所述基板包括第一区域和第二区域，其特征在于，所述制造方法包括：
在所述第一区域形成第一非晶硅图案和第二非晶硅图案，所述第一非晶硅图案和所述第二非晶硅图案为掺杂P+离子的非晶硅层；
形成覆盖所述第一非晶硅图案和所述第二非晶硅图案的第三非晶硅层并将所述第一非晶硅图案、所述第二非晶硅图案以及所述第三非晶硅层晶化，得到第一多晶硅图案、第二多晶硅图案以及第三多晶硅层；
去除所述第一多晶硅图案上方的所述第三多晶硅层；
在所述第三多晶硅层上形成栅极绝缘层；
分别在所述第一区域和所述第二区域的所述栅极绝缘层上形成第一栅极和第二栅极；
对所述第三多晶硅层进行B+离子掺杂；
形成覆盖所述第一栅极和所述第二栅极的层间介电层；
在所述第一区域和所述第二区域分别形成贯穿所述层间介电层和所述栅极绝缘层的过孔；
形成第一源极和第一漏极、第二源极和第二漏极，
其中，所述第一源极通过所述过孔与所述第一多晶硅图案连接，所述第一漏极、所述第二源极和所述第二漏极通过所述过孔与所述第三多晶硅层连接。
2.根据权利要求1所述的制备方法，其特征在于，还包括在所述第一区域和所述第二区域上形成缓冲层，在所述缓冲层上形成所述第一非晶硅图案、所述第二非晶硅图案和所述第三非晶硅层。
3.根据权利要求2所述的制备方法，其特征在于，所述缓冲层为氮化硅层和氧化硅层的叠层结构，其中所述氮化硅层与所述基板接触，所述氧化硅层位于所述氮化硅层上。
4.根据权利要求1所述的制备方法，其特征在于，先对所述第一非晶硅图案和所述第二非晶硅图案进行准分子激光退火晶化，再形成所述第三非晶硅层，对所述第三非晶硅层进行准分子激光退火晶化。
5.根据权利要求1所述的制备方法，其特征在于，通过多级退火(MLA)对所述第一非晶硅图案、所述第二非晶硅图案以及所述第三非晶硅层进行集中晶化。
6.一种CMOS薄膜晶体管，其特征在于，包括：
基板，所述基板包括第一区域和第二区域；
第一半导体图案，位于所述第一区域；
栅极绝缘层，覆盖所述第一半导体图案；
第一栅极，设置于所述第一区域；
层间介电层，覆盖所述第一栅极；
多个第一过孔，位于所述第一区域并贯穿所述层间介电层和所述栅极绝缘层；以及
第一源极和第一漏极，
其中，所述第一半导体图案包括源区和漏区，所述源区为掺杂P+离子的多晶硅，所述漏区为掺杂P+离子的多晶硅和掺杂B+离子的多晶硅的叠层结构，所述第一源极通过所述第一过孔与所述源区连接，所述第一漏极通过所述第一过孔与所述漏区连接。
7.根据权利要求6所述的薄膜晶体管，其特征在于，还包括：
第二半导体图案，位于所述第二区域；
第二栅极，设置于所述第二区域；
多个第二过孔，位于所述第二区域并贯穿所述层间介电层和所述栅极绝缘层；以及
第二源极和第二漏极，
其中，所述栅极绝缘层覆盖所述第二半导体图案，所述层间介电层覆盖所述第二栅极，所述第二源极和所述第二漏极分别通过所述第二过孔与所述第二半导体图案连接。
8.一种显示装置，其特征在于，所述显示装置包括根据权利要求6或7中任一项的CMOS薄膜晶体管。
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