JP2002208705A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ボディー抵抗の低減化を図った部分分離ボデ
ィー固定ＳＯＩ構造の半導体装置及びその製造方法を得
る。 【解決手段】 ＮＭＯＳトランジスタのソース・ドレイ
ン領域形成時において、Ｎ+ブロックレジスト５１にお
けるＮ+ブロック領域４１のゲート方向延長領域４１ａ
によって、ゲート方向延長領域４１ａ下のウェル領域１
１には、Ｎ型の不純物が注入されることを回避する。ゲ
ート電極９の長手方向延長線上においてＮ型の不純物が
注入される恐れのあるウェル領域１１である高抵抗形成
領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成
領域Ａ２とすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ層の一部
を残した部分絶縁膜等の分離絶縁膜によって素子分離を
行ったＳＯＩ構造の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＳＯＩ層の一部を残した部分絶縁膜等の
分離絶縁膜によって素子分離を行い、ボディー領域の電
位を固定する従来のＳＯＩ構造（以下、「部分分離ボデ
ィー固定ＳＯＩ構造」と略記する場合あり）の半導体装
置は、例えば、"Y.Hirano et al.,IEEE 1999 SOI con
f.,p131"、特開2000-243973号公報、特願2000-39484号
等に開示されている。
【０００３】
【発明が解決しようとする課題】部分分離ボディー固定
ＳＯＩ構造の半導体装置は、ボディー抵抗を精度良く制
御してＭＯＳＦＥＴ等の半導体素子を作成するのが困難
であった。以下、その理由を詳述する。
【０００４】図３３は従来の部分分離ボディー固定ＳＯ
Ｉ構造の問題点を説明するための断面図である。同図に
示すように、シリコン基板（図示せず）上に存在する埋
め込み酸化膜２上にＳＯＩ層３が形成され、ＳＯＩ層３
は部分酸化膜３１によって素子分離される。部分酸化膜
３１はその下方にＳＯＩ層３の下層部であるウェル領域
１１を残して形成される。
【０００５】そして、ＳＯＩ層３のトランジスタ形成領
域内にチャネル形成領域７が形成され、チャネル形成領
域７上にゲート酸化膜８、ゲート電極９が順次形成され
る。
【０００６】一方、部分酸化膜３１を挟んでチャネル形
成領域７と反対側にボディー領域１０が設けられ、ウェ
ル領域１１はボディー領域１０及びチャネル形成領域７
とそれぞれ接しているため、ボディー領域１０は部分酸
化膜３１下のウェル領域１１を介してチャネル形成領域
７と電気的に接続される。
【０００７】ＭＯＳトランジスタのソース・ドレイン領
域を形成するには、図３３に示すように、ゲート電極９
等をマスクとしてＳ／Ｄ用不純物イオン１９を注入する
が、この際、部分酸化膜３１上はマスクしない（レジス
トを形成しない）のが一般的である。
【０００８】したがって、ソース・ドレイン領域形成時
にＳ／Ｄ用不純物イオン１９の一部が部分酸化膜３１下
のウェル領域１１にも注入されてしまいボディー領域１
０からチャネル形成領域７に至るウェル領域１１の抵抗
であるボディー抵抗の抵抗値が高くなり、ＭＯＳトラン
ジスタの高速動作が不安定になる恐れがあった。
【０００９】ソース・ドレイン領域形成時のＳ／Ｄ用不
純物イオン１９の注入条件は、例えば、Ａｓ（ヒ素）を
５０ｋｅＶ（注入エネルギー），４×１０15／ｃｍ
2（ドーズ量）である。
【００１０】図３４はＡｓの不純物プロファイルを示す
グラフである。なお、注入条件は上述した通りである。
同図に示すように、２６ｎｍを中心に標準偏差σ（＝
８．５ｎｍ）の不純物プロファイルとなり、飛程５１．
５ｎｍ（＝２６＋３σ（ｎｍ））となる。
【００１１】したがって、部分酸化膜３１の膜厚が薄く
なって５０ｎｍ位になると、Ａｓ不純物がウェル領域１
１に確実に到達してしまう。また、部分酸化膜３１の膜
厚が５０ｎｍより少し厚く形成した場合も、図３４に示
すように、不純物プロファイルのテイル部は５１．５ｎ
ｍよりもさらに深いため、部分酸化膜３１にＡｓが注入
されてしまう危険性は残る。
【００１２】さらに、ＣｏＳｉ2（コバルトシリサイ
ド）等のシリサイド領域からのリーク電流を減らすべ
く、Ｐ（リン）を３０〜５０ｋｅＶ、１×１０13／ｃｍ
2程度で注入するが、ＰはＡｓより飛程が深いためウェ
ル領域１１に到達する危険性はＡｓより高くなる。
【００１３】部分酸化膜３１がトレンチ分離によって得
られる場合、ＣＭＰ（Chemical Mecanical Polish）処
理によって形成されるため、部分酸化膜３１の膜厚がパ
ターン密度やウェハ面内の位置等に依存して大きくばら
つき、例えば、±３０ｎｍほどばらつく。
【００１４】したがって、部分酸化膜３１の形成に際
し、上述したバラツキを考慮したマージンを設定してお
く必要があるが、確実にソース・ドレイン領域形成時の
Ａｓイオンが部分酸化膜３１下のウェル領域１１に注入
されないように、部分酸化膜３１の膜厚を設定すると、
図３５に示すように、ＳＯＩ基板表面であるＳＯＩ層３
の表面からの部分酸化膜３１の形成高さである分離段差
３２が無視できない高さとなる。
【００１５】その結果、ゲート電極９の形成時におい
て、図３５に示すように、部分酸化膜３１の側面に残３
３が生じたり、残３３が生じないようにゲート形成用の
エッチング時間を長くすると、ゲート酸化膜８にダメー
ジが生じてゲート酸化膜８の信頼性が低下する問題があ
った。
【００１６】図３６は従来の部分分離ボディー固定ＳＯ
Ｉ構造の半導体装置の平面図である。同図のＣ−Ｃ断面
の断面図が図３３となる。ソース・ドレイン領域形成時
のＮ型不純物注入時は、Ｐ型のボディー領域１０にＮ型
不純物が注入しないように、ボディー領域１０全体を覆
ったＮ+ブロック領域４０がレジスト等によってマスク
される。
【００１７】Ｎ+ブロック領域４０は、チャージアップ
によってゲート酸化膜８が帯電して静電破壊されること
がないように、図３６に示すように、ボディー領域１０
を確実に覆う必要最小限の大きさで形成されるのが一般
的であった。
【００１８】一方、ボディー領域１０のＰ型不純物注入
時は、Ｎ型のドレイン領域５、ソース領域６にＰ型不純
物が注入しないように、ドレイン領域５、ソース領域６
全体を覆ったＰ+ブロック領域３９がレジスト等によっ
てマスクされる。
【００１９】Ｐ+ブロック領域３９は、Ｎ+ブロック領域
４０と同様の理由で、図３６に示すように、ドレイン領
域５，ソース領域６を確実に覆う必要最小限の大きさで
形成されるのが一般的であった。
【００２０】上述のように、ソース・ドレイン領域の形
成及びボディー領域の形成はそれぞれＮ+ブロック領域
４０及びＰ+ブロック領域３９をマスクして実行される
ため、Ｐ+ブロック領域３９，Ｎ+ブロック領域４０以外
の領域は、Ｎ型及びＰ型の不純物が共に注入されること
になる。
【００２１】その結果、前述したように、ボディー領域
１０とチャネル形成領域７（図３６では図示せず、図３
３に示すようにゲート電極９の下方のＳＯＩ層３に存
在）とを電気的に接続するウェル領域１１に不純物が注
入することにより、ボディー領域１０からチャネル形成
領域７に至るウェル領域１１の抵抗であるボディー抵抗
Ｒ１の抵抗値が上昇する、ばらつく等の不具合が生じる
ため、ボディー抵抗Ｒ１を精度良く制御することが困難
となる問題が生じてしまうのである。
【００２２】ボディー抵抗Ｒ１の抵抗値が上昇すると、
トランジスタの閾値電圧に変動が生じたりして動作が不
安定となってしまう問題点があった。なお、この問題点
に関しては、例えば、"S.Maeda et al.,IEEE TRANSACTI
ON ON ELACTRON DEVICES vol.45,no.7 pp.1479-1486(19
98)"に開示されている。
【００２３】また、ボディー抵抗はノイズ源となり、ト
ランジスタのノイズを増加させてしまうため、ボディー
抵抗が不安定なトランジスタを用いてＰＬＬ（Phase Lo
ckedLoop）等の回路を構成した場合、位相ノイズ(phase
jitter）を増加させてしまうなどの問題が生じる。
【００２４】このように、ボディー抵抗を下げて安定に
制御することは部分分離ボディー固定ＳＯＩ構造の半導
体装置とって重要事項となる。
【００２５】この発明は上記問題点を解決するためにな
されたもので、ボディー抵抗の低減化を図った部分分離
ボディー固定ＳＯＩ構造の半導体装置及びその製造方法
を得ることを目的とする。
【００２６】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ構造を呈しており、前記ＳＯＩ
層に設けられ、各々に所定の素子が形成される複数の素
子形成領域と、前記ＳＯＩ層の上層部に設けられ、前記
複数の素子形成領域間を素子分離する分離絶縁膜と、前
記分離絶縁膜下に前記ＳＯＩ層の一部として設けられる
第１の導電型の半導体領域とを備え、前記半導体領域
は、前記複数の素子形成領域のうち、第１の導電型を有
する、少なくとも１つの素子形成領域と接して形成さ
れ、前記ＳＯＩ層に設けられ、外部から電位固定可能な
第１の導電型のボディー領域をさらに備え、前記ボディ
ー領域は前記半導体領域と接して形成され、前記半導体
領域は少なくとも一部において、前記第１導電型と異な
る第２の導電型の不純物が混入せず、前記第１導電型の
不純物のみからなる第１導電型不純物領域を有してい
る。
【００２７】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記第１導電型不純物領域は、前
記ボディー領域から前記少なくとも１つの素子形成領域
に至る領域に形成される。
【００２８】また、請求項３の発明は、請求項１記載の
半導体装置であって、前記分離絶縁膜は少なくとも一部
において、前記第２導電型の不純物を含まない第２導電
型不純物未入領域を有する。
【００２９】また、請求項４の発明は、請求項３記載の
半導体装置であって、前記第２導電型不純物未入領域
は、前記ボディー領域から前記少なくとも１つの素子形
成領域に至る領域に形成される。
【００３０】また、請求項５の発明は、請求項３あるい
は請求項４記載の半導体装置であって、前記第２導電型
不純物未入領域は前記分離絶縁膜における他の領域より
膜厚が厚い領域を含む。
【００３１】また、請求項６の発明は、請求項１ないし
請求項５のうち、いずれか１項に記載の半導体装置であ
って、前記所定の素子はトランジスタを含み、前記トラ
ンジスタのゲート電極は前記分離絶縁膜上に延びて形成
される。
【００３２】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体装置であ
って、前記ＳＯＩ層に形成され、素子として機能しない
ダミー領域をさらに備える。
【００３３】また、請求項８の発明は、請求項７記載の
半導体装置であって、前記ダミー領域は前記第１導電型
及び前記第２導電型双方の不純物が導入される領域を含
む。
【００３４】また、請求項９の発明は、請求項７記載の
半導体装置であって、前記ダミー領域は、前記第１導電
型の不純物が注入され前記第２導電型の不純物が注入さ
れない第１のダミー領域と前記第２導電型の不純物が注
入され前記第１導電型の不純物が注入されない第２のダ
ミー領域とを含む。
【００３５】この発明に係る請求項１０記載の半導体装
置の製造方法は、(a)半導体基板、埋め込み絶縁層及び
ＳＯＩ層からなるＳＯＩ基板を準備するステップと、
(b)前記ＳＯＩ層の上層部に分離絶縁膜を選択的に形成
するとともに、前記分離絶縁膜の下層部に第１の導電型
の半導体領域を形成するステップとを備え、前記分離絶
縁膜によって前記ＳＯＩ層は複数の素子形成領域に分離
され、前記複数の素子形成領域のうち少なくとも１つの
素子形成領域は第１の導電型を有し、前記半導体領域に
接して形成され、(c)前記少なくとも１つの素子形成領
域の表面に第２導電型の活性領域を選択的に形成するス
テップと、(d)前記ＳＯＩ層に外部から電位固定可能な
第１導電型のボディー領域を前記半導体領域に接するよ
うに形成するステップとを備え、前記ステップ(c)は、
前記ボディー領域と前記分離絶縁膜における一部領域と
を含むブロック領域を前記第２導電型の不純物導入を阻
止する領域に設定して、前記ＳＯＩ層に前記第２導電型
の不純物を導入することにより前記活性領域を形成して
いる。
【００３６】また、請求項１１の発明は、請求項１０記
載の半導体装置の製造方法であって、前記ステップ(c)
は、前記ブロック領域上に形成される第１のレジストを
マスクとして、前記ＳＯＩ層に第２導電型の不純物を導
入するステップを含む。
【００３７】また、請求項１２の発明は、請求項１１記
載の半導体装置の製造方法であって、前記少なくとも１
つの素子形成領域はトランジスタの形成領域を含み、
(e)前記ステップ(c)の前に実行され、前記少なくとも１
つの素子形成領域に前記トランジスタのゲート電極を形
成するステップをさらに備え、前記ゲート電極は前記分
離絶縁膜上に延びて形成され、前記ステップ(c)は、前
記第１のレジスト及び前記ゲート電極をマスクとして、
前記ＳＯＩ層に第２導電型の不純物を導入するステップ
を含む。
【００３８】また、請求項１３の発明は、請求項１２記
載の半導体装置の製造方法であって、前記第１のレジス
ト及び前記ゲート電極は、前記ボディー領域上から前記
少なくとも１つの素子形成領域上に至る領域に連続的に
形成される。
【００３９】また、請求項１４の発明は、請求項１０記
載の半導体装置の製造方法であって、前記少なくとも１
つの素子形成領域はトランジスタの形成領域を含み、
(e)前記ステップ(c)の前に実行され、前記少なくとも１
つの素子形成領域に前記トランジスタのゲート電極を形
成するステップをさらに備え、前記ゲート電極は前記分
離絶縁膜の一部上に延びて形成され、前記ステップ(c)
は、前記ボディ領域上に形成される第１のレジストと前
記ゲート電極とをマスクとして、前記ＳＯＩ層に第２導
電型の不純物を導入するステップを含む。
【００４０】また、請求項１５の発明は、請求項１４記
載の半導体装置の製造方法であって、前記ゲート電極
は、前記ボディー領域上から前記少なくとも１つの素子
形成領域上に至る領域に形成される。
【００４１】また、請求項１６の発明は、請求項１０記
載の半導体装置の製造方法であって、前記ステップ(c)
は、前記活性領域上に第１の開口部を有する第１のレジ
ストをマスクとして、前記ＳＯＩ層に第２導電型の不純
物を導入するステップを含み、前記ステップ(d)は、前
記ボディー領域上に第２の開口部を有する第２のレジス
トをマスクとして、前記ＳＯＩ層に第１導電型の不純物
を導入するステップを含む。
【００４２】また、請求項１７の発明は、請求項１６記
載の半導体装置の製造方法であって、前記第２の開口部
は、実質的に前記ボディー領域上のみに設けられる開口
部を含む。
【００４３】また、請求項１８の発明は、請求項１６記
載の半導体装置の製造方法であって、前記第２の開口部
は、前記ボディー領域及び前記分離絶縁膜上の一部上に
設けられる開口部を含む。
【００４４】また、請求項１９の発明は、請求項１８記
載の半導体装置の製造方法であって、前記第２の開口部
は、前記ボディー領域から前記少なくとも１つの素子形
成領域に至る領域に設けられる開口部を含む。
【００４５】また、請求項２０の発明は、請求項１６な
いし請求項１９のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記第１のレジストは、前記ボ
ディー領域、前記半導体領域及び前記少なくとも１つの
素子形成領域以外の領域上に第１のダミー開口部をさら
に有し、前記第２のレジストは、前記ボディー領域、前
記半導体領域及び前記少なくとも１つの素子形成領域以
外の領域上に第２のダミー開口部をさらに有する。
【００４６】また、請求項２１の発明は、請求項２０記
載の半導体装置の製造方法であって、前記第１及び第２
のダミー開口部は同じ位置及び形状で形成される。
【００４７】さらに、請求項２２の発明は、請求項２０
記載の半導体装置の製造方法であって、前記第１及び第
２のダミー開口部は重複することなく形成される。
【００４８】
【発明の実施の形態】＜基本構造＞図１〜図３はこの発
明の基本となる部分分離ボディー固定ＳＯＩ構造の半導
体装置の構成を示す図である。図１及び図２は断面図、
図３は平面図であり、図３のＡ−Ａ断面及びＢ−Ｂ断面
がそれぞれ図１及び図２となる。
【００４９】これらの図に示すように、シリコン基板
１、埋め込み酸化膜２及びＳＯＩ層からなるＳＯＩ構造
の半導体装置におけるＳＯＩ層３の各トランジスタ形成
領域は下層部にウェル領域（１１，１２）が形成される
部分酸化膜３１によって分離される。すなわち、ＮＭＯ
Ｓトランジスタ間を分離する部分酸化膜３１の下層にｐ
型のウェル領域１１が形成され、ＰＭＯＳトランジスタ
間を分離する部分酸化膜３１の下層にｎ型のウェル領域
１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトラ
ンジスタ間を分離する部分酸化膜３１（分離絶縁膜）の
下層にｐ型のウェル領域１１（ＮＭＯＳトランジスタ形
成領域側）及びｎ型のウェル領域１２（ＰＭＯＳトラン
ジスタ形成領域側）が形成される。
【００５０】図３に示すように、ウェル領域１１はＮＭ
ＯＳトランジスタ群のドレイン領域５及びソース領域６
を囲うように形成され、ウェル領域１２はＰＭＯＳトラ
ンジスタ群のドレイン領域５及びソース領域６を囲うよ
うに形成される。また、本基本構造ではＳＯＩ層３上を
層間絶縁膜４で覆っている。
【００５１】本基本構造において、部分酸化膜３１よっ
て他のトランジスタから分離される１単位のＭＯＳトラ
ンジスタは、ＳＯＩ層３中に形成されるドレイン領域
５、ソース領域６及びチャネル形成領域７、チャネル形
成領域７上に形成されるゲート酸化膜８、ゲート酸化膜
８上に形成されるゲート電極９から構成される。また、
層間絶縁膜４上に形成された配線層２２は、層間絶縁膜
４中に設けられたコンタクト２１を介してドレイン領域
５あるいはソース領域６と電気的に接続される。なお、
コンタクト２１は大きく描かれているが、小さい穴を複
数開口して懇篤とを作製してもよい。
【００５２】また、図２及び図３に示すように、ＳＯＩ
層３中のウェル領域１１の間にボディー領域１０が形成
され、ボディー領域１０は隣接するウェル領域１１に接
している。そして、層間絶縁膜４上に形成された配線層
２５は、層間絶縁膜４中に設けられたボディーコンタク
ト２３を介してボディー領域１０と電気的に接続され
る。また、層間絶縁膜４上に形成された配線層２６は、
層間絶縁膜４中に設けられたゲートコンタクト２４を介
してゲート電極９と電気的に接続される。
【００５３】このように、本基本構造の半導体装置で
は、図１〜図３に示すように、素子分離領域の部分酸化
膜３１がＳＯＩ層３の下部にまで到達せず、分離対象と
なるトランジスタのチャネル形成領域と同一の導電型の
不純物が導入されたウェル領域１１，１２が部分酸化膜
３１の下層に設けられている。
【００５４】したがって、各トランジスタの基板電位の
固定を、配線層２５、ボディーコンタクト２３、高濃度
のボディー領域１０及びウェル領域１１を介して外部か
ら行うことができる。なお、ＰＭＯＳトランジスタ側も
同様に、ボディー領域を介して各トランジスタの基板電
位を固定することができる。
【００５５】以下、図１〜図３を参照してその詳細を説
明する。埋め込み酸化膜２の膜厚は例えば１００〜５０
０ｎｍ程度であり、ＳＯＩ層３の膜厚は３０〜２００ｎ
ｍ程度である。チャネル形成領域７は、例えば、１０17
〜１０18／ｃｍ3程度の第１導電型の不純物（ＮＭＯＳ
ではｐ型不純物、ＰＭＯＳではｎ型不純物）の導入によ
って形成される。ドレイン領域５及びソース領域６はチ
ャネル形成領域７と隣接して、例えば１０19〜１０21／
ｃｍ3程度の第２導電型の不純物（ＮＭＯＳではｎ型不
純物、ＰＭＯＳではｐ型不純物）の導入によって形成さ
れる。
【００５６】隣接するトランジスタ間を分離する部分酸
化膜３１はＳＯＩ層３の下層部をウェル領域形成用に例
えば１０〜１００ｎｍ程度残して形成される。
【００５７】そして、酸化膜分離用の部分酸化膜３１の
下部にはチャネル形成領域と同じ導電型のウェル領域１
１，１２（たとえば１０17〜５×１０18／ｃｍ3の不純
物濃度、不純物濃度はチャネル形成領域と同じかそれ以
上、濃度が高いほどパンチスルーが防止でき分離性能は
良くなる）が設けられている。
【００５８】また、ボディー領域１０は、図２に示すよ
うに、隣接するウェル領域１１と同じ導電型で１０19〜
１０21／ｃｍ3の高濃度の不純物が導入される。
【００５９】＜ＭＯＳトランジスタの基本製造方法＞図
４〜図９は部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【００６０】まず、図４に示すように、酸素イオン注入
によって埋め込み酸化膜２を形成するＳＩＭＯＸ法など
により形成した、シリコン基板１、埋め込み酸化膜２及
びＳＯＩ層３からなるＳＯＩ基板を出発材料とする。通
常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸
化膜２の膜厚は１００〜４００ｎｍになる。
【００６１】そして、図５に示すように、ＳＯＩ基板上
に、２０ｎｍ程度の酸化膜１４１と２００ｎｍ程度の窒
化膜１４２を順次堆積した後、パターニングしたレジス
ト１４３をマスクとして分離領域をパターニングし、窒
化膜１４２、酸化膜１４１、ＳＯＩ層３の３多層膜を、
ＳＯＩ層３の下層部が残存するようにエッチングして複
数の部分トレンチ１４４を形成する。
【００６２】次に、図６に示すように、５００ｎｍ程度
の酸化膜を堆積し、通常のトレンチ分離と同様の手法で
ＣＭＰ処理により窒化膜１４２の途中まで研磨し、その
後、窒化膜１４２、酸化膜１４１の除去を行うことによ
り、部分酸化膜３１及びその下のＳＯＩ層３（ウェル領
域１１，１２）が形成された構造を得ることができる。
【００６３】その後、選択的に不純物を注入する等の既
存のＣＭＯＳトランジスタ形成方法を用いて、ＳＯＩ層
３のＮＭＯＳ形成領域をＮ型領域に、ＰＭＯＳ形成領域
をＰ型領域にする。
【００６４】そして、図７に示すように、部分酸化膜３
１によってＮＭＯＳ及びＰＭＯＳ領域がそれぞれＭＯＳ
トランジスタ単位に素子分離された各領域にゲート酸化
膜８及びゲート電極９を選択的に形成する。
【００６５】その後、図８に示すように、ＰＭＯＳトラ
ンジスタ形成領域側のソース・ドレイン領域形成予定領
域上及びＮＭＯＳトランジスタ側のボディー領域形成予
定領域上にレジスト１５を形成し、これらの領域をマス
クした上でＮ型不純物イオン１７を注入することによ
り、ＮＭＯＳ領域にドレイン領域５，ソース領域６、Ｐ
ＭＯＳ領域にボディー領域（図示せず）をそれぞれ同時
に形成する。
【００６６】そして、図９に示すように、レジスト１５
を除去した後、ＮＭＯＳトランジスタ側のドレイン領域
５，ソース領域６上及びＰＭＯＳトランジスタ側のボデ
ィー領域（図示せず）上にレジスト１６を形成し、これ
らの領域をマスクした上でＰ型不純物イオン１８を注入
することにより、ＰＭＯＳ領域にドレイン領域５，ソー
ス領域６、ＮＭＯＳ領域にボディー領域（図示せず）を
それぞれ同時に形成する。
【００６７】＜実施の形態１＞図１０はこの発明の実施
の形態１である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【００６８】同図に示すように、Ｐ+ブロック領域３９
は、従来同様、ドレイン領域５，ソース領域６の形成
（予定）領域を確実に覆うべく必要最小限の大きさで形
成されているに対し、Ｎ+ブロック領域４１は、ボディ
ー領域１０の形成（予定）領域を確実に覆うとともに、
ゲート電極９の長手方向（ゲート幅方向）延長線上にあ
る一部領域をゲートコンタクト領域９ｃに向けて延長し
たゲート方向延長領域４１ａを有している。
【００６９】なお、Ｐ+ブロック領域３９は図９のＰ型
不純物イオン１８の注入時におけるレジスト形成領域を
示し、Ｎ+ブロック領域４１は図８のＮ型不純物イオン
１７の注入時におけるレジスト形成領域を示している。
【００７０】図１１は実施の形態１のブロックレジスト
形成時における断面構造を示す断面図であり、図１０の
Ｃ−Ｃ断面に相当する。
【００７１】同図に示すように、Ｎ+ブロックレジスト
５１は、従来のＮ+ブロック領域４０よりもゲート電極
９方向に延びたＮ+ブロック領域４１上に形成されてい
る。同様にして、Ｐ+ブロックレジスト５９はＰ+ブロッ
ク領域３９上に形成されている。
【００７２】なお、図１１では、Ｎ+ブロックレジスト
５１及びＰ+ブロックレジスト５９を便宜上共に図示し
ているが、実際には、Ｎ+ブロックレジスト５１及びＰ+
ブロックレジスト５９は同時に存在することはなく、図
７〜図９で示した製造方法において、Ｎ+ブロックレジ
スト５１は図８で示す工程時に設けられ、Ｐ+ブロック
レジスト５９は図９で示す工程時に設けられる。
【００７３】図１１に示すように、Ｎ+ブロック領域４
１のゲート方向延長領域４１ａによって、ゲート電極９
の長手方向延長線上においてＮ型及びＰ型の不純物が共
に注入される恐れのあるウェル領域１１である高抵抗形
成領域が、従来の高抵抗形成領域Ａ１から高抵抗形成領
域Ａ２に狭めることができる。
【００７４】このように、ゲート方向延長領域４１ａ下
のウェル領域１１には、Ｎ型の不純物が注入されること
はなくなる。すなわち、ゲート方向延長領域４１ａ下の
ウェル領域１１はＮ型不純物が混入しないＰ型不純物領
域となるため、その分、ボディー抵抗の抵抗値を下げる
とともにばらつきを抑制することができる。その結果、
ボディー抵抗の抵抗値を上昇させることなく精度良く制
御可能な部分分離ボディー固定ＳＯＩ構造の半導体装置
を得ることができる。
【００７５】加えて、Ｎ+ブロック領域４１を従来のＮ+
ブロック領域から変化させた実施の形態１の製造方法を
行うことによって、製造工程数が従来から増えることは
ない。
【００７６】図１２は一般的な部分分離ボディー固定Ｓ
ＯＩ構造の半導体装置を示す断面図である。同図に示す
ように、ＳＯＩ層３の膜厚が１００ｎｍの時、部分酸化
膜３１をトレンチエッチングで５０ｎｍ掘り、ＳＯＩ層
３の表面から３０ｎｍ突出する分離段差が設けられるよ
うに部分酸化膜３１を形成する場合を仮定する。なお、
図１２の例ではゲート電極９の側面にサイドウォール１
３を形成した構造を示している。
【００７７】ＣＭＰ処理（図６の工程時）のばらつきを
考慮すると、±３０ｎｍ程度の分離段差は変動する。し
たがって、部分酸化膜３１の膜厚は８０±３０ｎｍ、す
なわち、５０〜１１０ｎｍで変化し、最悪の場合に５０
ｎｍの膜厚となり、Ｎ型不純物が部分酸化膜３１に注入
されてしまいボディー抵抗が減少してしまう状況にな
る。しかしながら、実施の形態１の製造方法によれば、
そのような場合でも、ゲート方向延長領域４１ａ下のウ
ェル領域１１にはＮ型不純物は注入されないため、上記
不具合を改善できる。
【００７８】図１３は部分酸化膜の落ち込み現象を示す
説明図である。一般に、部分酸化膜３１内でＮ型及びＰ
型の不純物が共に打ち込まれた領域はウェットエッチン
グ処理時に他の領域より早く削れる性質を有するため、
図１３に示すように、膜厚が薄くなる落ち込み現象が生
じる。なお、図１３において酸化膜４ａ，シリコン窒化
膜４ｂは層間絶縁膜４を形成する層であり、シリコン窒
化膜１３ｂはサイドウォール１３を構成する層である。
【００７９】なお、ウェットエッチング処理としては、
希フッ酸（ＨＦ）処理、アンモニア（ＮＨ4ＯＨ）、過
酸化水素水（Ｈ2Ｏ2）、純水（Ｈ2Ｏ）の混合液を洗浄
液として使用するＡＰＭ（Ammonia-Hydrogen Peroxide
Mixture)洗浄等が挙げられ、例えば、希フッ酸（ＨＦ）
処理はサイドウォール１３を構成するＴＥＯＳ酸化膜の
除去時等に行われる。
【００８０】その結果、空乏層の伸び３７が発生する
分、ウェル領域１１の実効的膜厚が薄くなるため、ボデ
ィー抵抗が高くなってしまう問題がある。したがって、
落ち込み現象は可能な限り抑制することが望まれる。
【００８１】図１４は従来の製造方法で製造される部分
分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を
示す断面図である。図１４は図３６のＣ−Ｃ断面に相当
する。
【００８２】同図に示すように、サイドウォール１３が
ＴＥＯＳ酸化膜１３ａ及びシリコン窒化膜１３ｂによっ
て形成され、層間絶縁膜４が酸化膜４ａ、シリコン窒化
膜４ｂ及び酸化膜４ｃによって形成される。
【００８３】図１４に示すように、Ｎ+ブロック領域４
０のみがＮ型不純物の注入からマスクされるため、部分
酸化膜３１の大部分においてＮ型不純物が注入されてし
まい、領域Ａ５〜Ａ７で上述した落ち込み現象が発生し
てしまう。
【００８４】図１５は実施の形態１の製造方法で製造さ
れる部分分離ボディー固定ＳＯＩ構造の半導体装置の断
面構造を示す断面図である。図１５は図１０のＣ−Ｃ断
面に相当する。
【００８５】図１５に示すように、Ｎ+ブロック領域４
０よりゲート方向延長領域４１ａ分広いＮ+ブロック領
域４１がＮ型不純物の注入からマスクされるため、領域
Ａ５及びＡ７で従来同様、上述した落ち込み現象が発生
してしまうが、領域Ａ６はゲート方向延長領域４１ａに
よってＮ型不純物の注入からマスクされるため、落ち込
み現象を回避させることができる。すなわち、Ｎ+ブロ
ックレジスト５１下の部分酸化膜３１はＮ型不純物を含
まないＮ型不純物未入領域となるため、領域Ａ６には落
ち込み現象は生じない。
【００８６】このように、実施の形態１の製造方法は落
ち込み現象を従来より抑制することができる分、ボディ
ー抵抗の抵抗値の低減化を図ることができる。
【００８７】なお、図１０では、ＮＭＯＳ領域における
Ｐ+ブロック領域３９及びＮ+ブロック領域４１を示した
が、同様にして、ＰＭＯＳ領域において、ボディー（形
成予定）領域上にＮ+ブロック領域４１と等価なＰ+ブロ
ック領域を形成し、ソース・ドレイン（形成予定）領域
上にＰ+ブロック領域３９と等価なＮ+ブロック領域を形
成すれば、同等の効果を得ることができる。
【００８８】＜実施の形態２＞図１６はこの発明の実施
の形態２である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【００８９】同図に示すように、Ｎ+ブロック領域４２
は、ボディー領域１０の形成（予定）領域を確実に覆う
とともに、ゲート電極９の長手方向延長線上ある一部領
域をゲートコンタクト領域９ｃに向けて延長し、一部が
ゲートコンタクト領域９ｃと重複するゲート方向延長領
域４２ａを有している。
【００９０】なお、Ｐ+ブロック領域３９は図９のＰ型
不純物イオン１８の注入時におけるレジスト形成領域を
示し、Ｎ+ブロック領域４２は図８のＮ型不純物イオン
１７の注入時におけるレジスト形成領域を示している。
また、他の構成は図１０で示した実施の形態１と同様で
ある。
【００９１】図１７は実施の形態２のブロックレジスト
形成時における断面構造を示す断面図であり、図１６の
Ｃ−Ｃ断面に相当する。
【００９２】同図に示すように、Ｎ+ブロックレジスト
５２は、ゲート電極９に重なり領域Ａ３で重複したＮ+
ブロック領域４２上に形成されている。また、Ｐ+ブロ
ックレジスト５９はＰ+ブロック領域３９上に形成され
ている。
【００９３】図１７に示すように、ウェル領域１１にお
いて、ゲート電極９の長手方向延長線上におけるボディ
ー抵抗経路３６では、Ｎ型及びＰ型の不純物が共に注入
される恐れのある高抵抗形成領域が実質的に存在しなく
なる。すなわち、ゲート電極９の長手方向延長線上にお
いて、ボディー領域１０からトランジスタ形成領域を構
成するチャネル形成領域７に至るウェル領域１１がＮ型
不純物が混入しないＰ型不純物領域となる。
【００９４】なぜならば、ゲート電極９は通常、２００
ｎｍ程度の膜厚があり、５０ｋｅＶで注入されるＡｓや
４０ｋｅＶで注入されるＰ等の不純物注入をゲート電極
９によって確実にブロックすることができるため、ゲー
ト電極９の長手方向延長線上におけるウェル領域１１は
Ｎ+ブロックレジスト５２及びゲート電極９によってＮ
型の不純物の注入から確実にブロックされる。
【００９５】したがって、ゲート電極９の長手方向延長
線上におけるウェル領域１１にはＮ型の不純物が注入さ
れることは確実になくなるため、その分、ボディー抵抗
の抵抗値の減少を図るとともにばらつきを抑制すること
ができる。加えて、実施の形態２では、ボディー抵抗経
路３６に高抵抗形成領域が存在しなくなる分、ボディー
抵抗の低減化効果を実施の形態１以上に得ることができ
る。
【００９６】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【００９７】加えて、Ｎ+ブロック領域４２を従来のＮ+
ブロック領域から変化させて実施の形態２の製造方法を
行うことによって、製造工程数が従来から増えることは
ない。
【００９８】図１８は実施の形態２の製造方法で製造さ
れる部分分離ボディー固定ＳＯＩ構造の半導体装置の断
面構造を示す断面図である。図１８は図１６のＣ−Ｃ断
面に相当する。
【００９９】図１８に示すように、Ｎ+ブロック領域４
０よりゲート方向延長領域４２ａ分広いＮ+ブロック領
域４２とゲート電極９下の領域がＮ型不純物の注入から
マスクされるため、領域Ａ５では落ち込み現象が発生し
てしまうが、領域Ａ６及びＡ７はゲート方向延長領域４
２ａによってＮ型不純物の注入からマスクされるため、
落ち込み現象を回避させることができる。すなわち、Ｎ
+ブロックレジスト５２及びゲート電極９下であるボデ
ィー領域１０上からチャネル形成領域７上に至る部分酸
化膜３１の領域がＮ型不純物未入領域となるため、領域
Ａ６及びＡ７に落ち込み現象は生じない。
【０１００】このように、実施の形態２の製造方法は落
ち込み現象を実施の形態１より抑制することができる
分、ボディー抵抗の抵抗値の低減化をさらに図ることが
できる。
【０１０１】図１９は実施の形態２の製造方法で製造さ
れる部分分離ボディー固定ＳＯＩ構造の半導体装置の断
面構造を示す断面図である。図１９は図１６のＤ−Ｄ断
面に相当する。
【０１０２】同図に示すように、ゲート電極９及びサイ
ドウォール１３（１３ａ，１３ｂ）によってマスクされ
ていない部分酸化膜３１の領域Ａ４に落ち込み現象が発
生する。
【０１０３】なお、図１６では、ＮＭＯＳ領域における
Ｐ+ブロック領域３９及びＮ+ブロック領域４２を示した
が、実施の形態１と同様、ＰＭＯＳ領域に同等なブロッ
ク領域を形成すれば、同等の効果を得ることができる。
【０１０４】＜実施の形態３＞図２０はこの発明の実施
の形態３である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１０５】同図に示すように、Ｎ+ブロック領域４３
は、ボディー領域１０の形成（予定）領域を確実に覆う
とともに、ゲート電極９側の全領域をゲートコンタクト
領域９ｃに向けて延長し、ゲートコンタクト領域９ｃと
一部重複するように設けている。
【０１０６】なお、Ｐ+ブロック領域３９は図９のＰ型
不純物イオン１８の注入時におけるレジスト形成領域を
示し、Ｎ+ブロック領域４３は図８のＮ型不純物イオン
１７の注入時におけるレジスト形成領域を示している。
また、他の構成は図１６で示した実施の形態２と同様で
ある。
【０１０７】実施の形態３の製造方法では、実施の形態
２と同様、ウェル領域１１におけるボディー抵抗経路に
はＮ型の不純物が注入されることは確実になくなるた
め、その分、ボディー抵抗の抵抗値の減少を図るととも
にばらつきを抑制することができ、ボディー抵抗の低減
化効果を実施の形態１以上に得ることができる。
【０１０８】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１０９】加えて、Ｎ+ブロック領域４３を従来のＮ+
ブロック領域から変化させて実施の形態３の製造方法を
行うことによって、製造工程数が従来から増えることは
ない。
【０１１０】さらに、実施の形態３の製造方法は、実施
の形態２と同様の理由で、落ち込み現象を実施の形態１
より抑制することができる分、ボディー抵抗の抵抗値の
低減化をさらに図ることができる。
【０１１１】なお、図２０では、ＮＭＯＳ領域における
Ｐ+ブロック領域３９及びＮ+ブロック領域４３を示した
が、実施の形態１及び実施の形態２と同様、ＰＭＯＳ領
域に同等なブロック領域を形成すれば、同等の効果を得
ることができる。
【０１１２】＜実施の形態４＞図２１はこの発明の実施
の形態４である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１１３】同図に示すように、Ｎ+ブロック領域４４
は、ボディー領域１０の形成（予定）領域を確実に覆う
とともに、ゲート電極９側の全領域をゲートエクステン
ション領域９ｄに向けて延長し、ゲートエクステンショ
ン領域９ｄと一部重複するように設けている。
【０１１４】なお、Ｐ+ブロック領域３９は図９のＰ型
不純物イオン１８の注入時におけるレジスト形成領域を
示し、Ｎ+ブロック領域４４は図８のＮ型不純物イオン
１７の注入時におけるレジスト形成領域を示している。
また、他の構成は図１６で示した実施の形態２と同様で
ある。
【０１１５】実施の形態４の製造方法では、実施の形態
２及び実施の形態３と同様、ウェル領域１１におけるボ
ディー抵抗経路にはＮ型の不純物が注入されることは確
実になくなるため、その分、ボディー抵抗の抵抗値の減
少を図るとともにばらつきを抑制することができ、ボデ
ィー抵抗の低減化効果を実施の形態１以上に得ることが
できる。
【０１１６】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１１７】加えて、Ｎ+ブロック領域４４を従来のＮ+
ブロック領域から変化させて実施の形態４の製造方法を
行うことによって、製造工程数が従来から増えることは
ない。
【０１１８】さらに、実施の形態４の製造方法は、実施
の形態２と同様の理由で、落ち込み現象を実施の形態１
より抑制することができる分、ボディー抵抗の抵抗値の
低減化をさらに図ることができる。
【０１１９】なお、図２１では、ＮＭＯＳ領域における
Ｐ+ブロック領域３９及びＮ+ブロック領域４４を示した
が、実施の形態１〜実施の形態３と同様、ＰＭＯＳ領域
に同等なブロック領域を形成すれば、同等の効果を得る
ことができる。
【０１２０】＜実施の形態５＞図２２はこの発明の実施
の形態５である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１２１】同図に示すように、実施の形態５では実施
の形態１〜実施の形態４で用いたゲート電極９に代えて
ゲート電極とゲート配線との機能を有するゲート配線部
１４を設けており、ゲート配線部１４は、ドレイン領域
５，ソース領域６間のチャネル形成領域７（図示せず）
上からボディー領域１０方向に延在し、途中で折れ曲が
って形成されている。
【０１２２】Ｎ+ブロック領域４５は、ボディー領域１
０の形成（予定）領域を確実に覆うとともに、Ｐ+ブロ
ック領域３９側の全領域をゲート配線部１４に向けて延
長し、ゲート配線部１４と一部重複するように設けてい
る。
【０１２３】なお、Ｐ+ブロック領域３９は図９のＰ型
不純物イオン１８の注入時におけるレジスト形成領域を
示し、Ｎ+ブロック領域４５は図８のＮ型不純物イオン
１７の注入時におけるレジスト形成領域を示している。
また、他の構成は図１６で示した実施の形態２と同様で
ある。
【０１２４】実施の形態５の製造方法では、実施の形態
２〜実施の形態４と同様、ウェル領域１１におけるボデ
ィー抵抗経路にはＮ型の不純物が注入されることは確実
になくなるため、その分、ボディー抵抗の抵抗値の減少
を図るとともにばらつきを抑制することができ、ボディ
ー抵抗の低減化効果を実施の形態１以上に得ることがで
きる。
【０１２５】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１２６】加えて、Ｎ+ブロック領域４５を従来のＮ+
ブロック領域から変化させて実施の形態５の製造方法を
行うことによって、製造工程数が従来から増えることは
ない。
【０１２７】さらに、実施の形態５の製造方法は、実施
の形態２と同様の理由で、落ち込み現象を実施の形態１
より抑制することができる分、ボディー抵抗の抵抗値の
低減化をさらに図ることができる。
【０１２８】なお、図２２では、ＮＭＯＳ領域における
Ｐ+ブロック領域３９及びＮ+ブロック領域４５を示した
が、実施の形態１〜実施の形態４と同様、ＰＭＯＳ領域
に同等なブロック領域を形成すれば、同等の効果を得る
ことができる。
【０１２９】＜実施の形態６＞図２３はこの発明の実施
の形態６である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１３０】同図に示すように、Ｎ+ブロック領域４０
は、ボディー領域１０の形成（予定）領域を覆うべく必
要最小限の大きさで形成されている。
【０１３１】一方、ゲート電極９はボディー領域１０方
向に大きく延長して形成されるゲートエクステンション
領域９ｅを有している。なお、他の構成は、図１０で示
した実施の形態１と同様である。
【０１３２】実施の形態６の製造方法では、実施の形態
１と同様、ゲートエクステンション領域９ｅ下のウェル
領域１１にはＮ型の不純物が注入されることは確実にな
くなるため、その分、ボディー抵抗の抵抗値の減少を図
るとともにばらつきを抑制することができ、ボディー抵
抗の低減化効果を実施の形態１と同様に得ることができ
る。
【０１３３】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１３４】加えて、Ｎ+ブロック領域４０を従来のＮ+
ブロック領域から変化させることがないため、実施の形
態６の製造方法を行うことによって、製造工程数が従来
から増えることはない。
【０１３５】さらに、実施の形態６の製造方法は、実施
の形態１と同様、ゲートエクステンション領域９ｅ下の
部分酸化膜３１が不純物未入領域となり、落ち込み現象
を抑制することができる分、ボディー抵抗の抵抗値の低
減化をさらに図ることができる。
【０１３６】また、図２３の一点鎖線に示すように、ゲ
ートエクステンション領域９ｆをＮ +ブロック領域４０
に一部重複するまで延長して形成することにより、実施
の形態２〜実施の形態４と同様、ウェル領域１１におけ
るボディー抵抗経路にはＮ型の不純物が注入されること
は確実になくなるため、ボディー抵抗の低減化効果を実
施の形態１以上に得ることができる。
【０１３７】なお、図２３では、ＮＭＯＳ領域における
ゲートエクステンション領域９ｅ，９ｆを示したが、Ｐ
ＭＯＳ領域に同等なゲートエクステンション領域を有す
るゲート電極を形成すれば、同等の効果を得ることがで
きる。
【０１３８】また、ゲートエクステンション領域９ｅ，
９ｆが存在することにより、ゲート電極９ｅ，９ｆ下の
部分酸化膜３１がゲート電極９形成後のウェットエッチ
ング処理で薄くなることがない分、ボディー抵抗経路３
６となるウェル領域がゲート電圧の影響を受けてボディ
ー抵抗が変動する度合を軽減することができる。
【０１３９】＜実施の形態７＞実施の形態１〜実施の形
態６では、不純物の注入を阻止することを目的にソース
・ドレイン領域、ボディー領域上を主としたブロック領
域上にレジストを形成するという、遮蔽優先マスクを採
用している。
【０１４０】遮蔽優先マスクは、レジスト形成面積を必
要最小限に抑えて、不純物イオン注入時におけるゲート
酸化膜等の静電破壊を防ぐことを主眼として今日まで一
般的に使用されている。
【０１４１】遮蔽優先マスクの設計方法は下記の，
に分類される。 不純物の注入を阻止すべき領域をＣＡＤ等で設計し、
当該領域をそのままマスク上の遮光部としたマスク（正
マスク）を用い、ポジ型レジストを露光する。
【０１４２】不純物の注入を阻止すべき領域をＣＡＤ
等で設計し、当該領域以外の領域を遮光部としたマスク
（反マスク）を用い、ネガ型レジストを露光する。
【０１４３】しかしながら、近年、イオン注入技術が向
上し、イオン注入時にチャージアップを補償すべくエレ
クトロンシャワー等の処理を行うことにより、上述した
静電破壊が生じにくくなってきている。
【０１４４】そこで、レジスト面積が大きくなるもの
の、不純物を注入したい領域を主として開口部を設ける
開口優先マスクを採用したのが実施の形態７の製造方法
である。
【０１４５】開口優先マスクの設計方法は下記の，
に分類される。 不純物を注入すべき領域をＣＡＤ等で設計後、反マス
クを作成してそれを用いポジ型レジストを露光する。
【０１４６】不純物を注入すべき領域をＣＡＤ等で設
計後、正マスクを作成してそれを用いネガ型レジストを
露光する。
【０１４７】図２４はこの発明の実施の形態７である部
分分離ボディー固定ＳＯＩ構造の半導体装置の製造方法
を示す平面図である。
【０１４８】同図に示すように、ソース・ドレイン領域
５，６にＮ型の不純物を注入すべく必要最小限の領域に
Ｎ+注入領域６０を設け、ボディー領域１０にＰ型の不
純物を注入すべく必要最小限の領域にＰ+注入領域４６
を設けている。
【０１４９】なお、Ｐ+注入領域４６は図９のＰ型不純
物イオン１８の注入時におけるレジスト開口領域を示
し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の
注入時におけるレジスト開口領域を示している。
【０１５０】図２５は実施の形態７のＰ+注入レジスト
形成時における断面構造を示す断面図であり、図２４の
Ｅ−Ｅ断面に相当する。
【０１５１】同図に示すように、Ｐ+注入レジスト６１
は、Ｐ+注入領域４６のみ開口されて形成される。
【０１５２】図２６は実施の形態７のＮ+注入レジスト
形成時における断面構造を示す断面図であり、図２４の
Ｅ−Ｅ断面に相当する。
【０１５３】同図に示すように、Ｎ+注入レジスト６２
は、Ｎ+注入領域６０のみ開口されて形成される。
【０１５４】なお、Ｐ+注入レジスト６１は図９で示す
工程時に設けられ、Ｎ+注入レジスト６２は図８で示す
工程時に設けられる。
【０１５５】図２５及び図２６に示すように、Ｐ+注入
レジスト６１及びＮ+注入レジスト６２によってマスク
されることにより、ウェル領域１１の大部分はＰ型及び
Ｎ型の不純物が共に注入されることはなくなるため、ボ
ディー抵抗の抵抗値を下げるとともにばらつきを抑制す
ることができる。その結果、ボディー抵抗の抵抗値を上
昇させることなく精度良く制御可能な部分分離ボディー
固定ＳＯＩ構造の半導体装置を得ることができる。
【０１５６】加えて、遮蔽優先マスクを開口優先マスク
に変更した実施の形態７の製造方法を行うことによっ
て、製造工程数が従来から増えることはない。
【０１５７】さらに、部分酸化膜３１の大部分（領域Ａ
１２に対応する部分）にはＮ型及びＰ型の不純物が共に
注入されないため、部分酸化膜３１には落ち込み現象は
ほとんど生じない。
【０１５８】したがって、実施の形態７の製造方法は落
ち込み現象をより一層抑制することができ、ボディー抵
抗の抵抗値の低減化を図ることができる。
【０１５９】＜実施の形態８＞図２７はこの発明の実施
の形態８である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１６０】同図に示すように、ボディー領域１０にＰ
型の不純物を注入すべく必要最小限の領域に加え、ゲー
ト電極９の長手方向延長線上ある一部領域をゲートコン
タクト領域９ｃに向けて延長してＰ+注入領域４７を形
成している。
【０１６１】なお、Ｐ+注入領域４７は図９のＰ型不純
物イオン１８の注入時におけるレジスト開口領域を示
し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の
注入時におけるレジスト開口領域を示している。
【０１６２】図２８は実施の形態８のＰ+注入レジスト
形成時における断面構造を示す断面図であり、図２７の
Ｅ−Ｅ断面に相当する。
【０１６３】同図に示すように、Ｐ+注入レジスト６３
は、Ｐ+注入領域４７のみ開口されて形成される。な
お、Ｐ+注入レジスト６３は図９で示す工程時に設けら
れる。なお、Ｎ+注入レジスト形成時における断面構造
は図２６で示した実施の形態７と同様である。
【０１６４】図２８に示すように、Ｎ+注入レジスト６
３によってマスクされることにより、ウェル領域１１の
大部分はＮ型の不純物が注入されることはなくなるた
め、ボディー抵抗の抵抗値を下げるとともにばらつきを
抑制することができる。
【０１６５】さらに、図２８に示すように、Ｐ型不純物
イオン６６を積極的に部分酸化膜３１下のウェル領域１
１に注入することにより、ウェル領域１１のＰ型不純物
濃度を高め、ボディー抵抗の抵抗値の低減化を積極的に
図ることができる。
【０１６６】その結果、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１６７】加えて、遮蔽優先マスクを開口優先マスク
に変更した実施の形態８の製造方法を行うことによっ
て、製造工程数が従来から増えることはない。
【０１６８】さらに、部分酸化膜３１の大部分はＮ+注
入レジスト６２によってＮ型の不純物が注入されない。
一方、Ｐ型の不純物は部分酸化膜３１の大部分に注入さ
れるが、ウェル領域１１にＰ型の不純物が注入されるこ
とによるボディー抵抗の抵抗値低減効果が大きいため、
Ｐ型の不純物が部分酸化膜３１の大部分に注入されるこ
とによる落ち込み現象を加味しても、ボディー抵抗の抵
抗値の低減化を図ることができる。
【０１６９】また、実施の形態８のＰ+注入領域４７を
実施の形態７のＰ+注入領域４６より大きくする分、レ
ジスト形成面積を実施の形態７より小さくできる。
【０１７０】なお、図２７の一点鎖線に示すように、ゲ
ートコンタクト領域９ｃと一部重複するようにＰ+注入
領域４８を形成しても良い。この場合、ボディー抵抗の
抵抗値の低減化をより一層図ることができる。
【０１７１】＜実施の形態９＞図２９はこの発明の実施
の形態９である部分分離ボディー固定ＳＯＩ構造の半導
体装置の製造方法を示す平面図である。
【０１７２】同図に示すように、ボディー領域１０にＰ
型の不純物を注入すべく必要最小限の領域に加え、ゲー
ト電極９の長手方向延長線上ある一部領域をゲートエク
ステンション領域９ｄに向けて延長し、ゲートエクステ
ンション領域９ｄと一部重複するＰ+注入領域４９を形
成している。
【０１７３】なお、Ｐ+注入領域４９は図９のＰ型不純
物イオン１８の注入時におけるレジスト開口領域を示
し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の
注入時におけるレジスト開口領域を示している。
【０１７４】実施の形態９の製造方法では、実施の形態
８同様の効果によって、ボディー抵抗の抵抗値を上昇さ
せることなく精度良く制御可能な部分分離ボディー固定
ＳＯＩ構造の半導体装置を得ることができる。
【０１７５】加えて、実施の形態８の製造方法と同様、
製造工程数が従来から増えることはない。
【０１７６】また、実施の形態９のＰ+注入領域４９を
実施の形態７のＰ+注入領域４６より大きくする分、レ
ジスト形成面積を実施の形態７より小さくできる。
【０１７７】＜実施の形態１０＞図３０はこの発明の実
施の形態１０である部分分離ボディー固定ＳＯＩ構造の
半導体装置の製造方法を示す平面図である。
【０１７８】同図に示すように、実施の形態１０では、
実施の形態５と同様、ゲート電極９に代えてゲート電極
とゲート配線との機能を有するゲート配線部１４を設け
ており、ゲート配線部１４は、ドレイン領域５，ソース
領域６間のチャネル形成領域７（図示せず）上からボデ
ィー領域１０方向に延在し、途中で折れ曲がって形成さ
れている。
【０１７９】一方、ボディー領域１０にＰ型の不純物を
注入すべく必要最小限の領域に加え、Ｎ+注入領域６０
側の一部領域をゲート配線部１４に向けて延長し、ゲー
ト配線部１４と一部重複するようにＰ+注入領域５０設
けている。
【０１８０】なお、Ｐ+注入領域５０は図９のＰ型不純
物イオン１８の注入時におけるレジスト開口領域を示
し、Ｎ+注入領域６０は図８のＮ型不純物イオン１７の
注入時におけるレジスト開口領域を示している。
【０１８１】実施の形態１０の製造方法では、実施の形
態８同様の効果によって、ボディー抵抗の抵抗値を上昇
させることなく精度良く制御可能な部分分離ボディー固
定ＳＯＩ構造の半導体装置を得ることができる。
【０１８２】加えて、実施の形態８の製造方法と同様、
製造工程数が従来から増えることはない。
【０１８３】また、実施の形態１０のＰ+注入領域５０
を実施の形態７のＰ+注入領域４６より大きくする分、
レジスト形成面積を実施の形態７より小さくできる。
【０１８４】＜実施の形態１１＞図３１はこの発明の実
施の形態１１である部分分離ボディー固定ＳＯＩ構造の
半導体装置の製造方法を示す平面図である。
【０１８５】同図に示すように、ソース・ドレイン領域
５，６にＮ型の不純物を注入すべく必要最小限の領域に
Ｎ+注入領域６０を設け、ボディー領域１０にＰ型の不
純物を注入すべく必要最小限の領域にＰ+注入領域４６
を設けている。
【０１８６】一方、ゲート電極９はボディー領域１０方
向に大きく延長して形成されるゲートエクステンション
領域９ｅを有している。なお、他の構成は、図２４で示
した実施の形態７と同様である。
【０１８７】実施の形態１１の製造方法では、実施の形
態７と同様の効果によって、ボディー抵抗の抵抗値を上
昇させることなく精度良く制御可能な部分分離ボディー
固定ＳＯＩ構造の半導体装置を得ることができる。
【０１８８】加えて、実施の形態７の製造方法と同様、
製造工程数が従来から増えることはない。
【０１８９】また、図３１の一点鎖線に示すように、ゲ
ートエクステンション領域９ｆをＰ +注入領域４６に一
部重複するまで延長して形成しても良い。
【０１９０】この方法により、ゲートエクステンション
領域９ｆとＰ+注入領域４６との重なり部分の部分酸化
膜３１の膜厚の減少をなくすことができ、ボディー抵抗
を低く安定させることができる。
【０１９１】また、ゲートエクステンション領域９ｅを
形成した場合でも、ゲートエクステンション領域９ｅ下
の部分酸化膜３１がゲート電極９形成後のウェットエッ
チング処理で薄くなることがない分、ボディー抵抗経路
３６となるウェル領域がゲート電圧の影響を受けてボデ
ィー抵抗が変動する度合を軽減することができる。
【０１９２】＜実施の形態１２＞図３２はこの発明の実
施の形態１２である部分分離ボディー固定ＳＯＩ構造の
半導体装置の製造方法を示す平面図である。
【０１９３】同図に示すように、ソース・ドレイン領域
５，６にＮ型の不純物を注入すべく必要最小限の領域に
Ｎ+注入領域６０を設け、ボディー領域１０にＰ型の不
純物を注入すべく必要最小限の領域に加え、ゲート電極
９の長手方向延長線上ある一部領域をゲートコンタクト
領域９ｃに向けて延長してＰ+注入領域４７を形成して
いる。
【０１９４】さらに、Ｐ+ダミー領域７３にＮ型の不純
物を注入すべく必要最小限の領域にダミーＮ+注入領域
７１を設け、Ｎ+ダミー領域７４にＰ型の不純物を注入
すべく必要最小限の領域にダミーＰ+注入領域７２を設
けている。
【０１９５】なお、Ｎ+注入領域６０及びダミーＮ+注入
領域７１は図８のＮ型不純物イオン１７の注入時におけ
る第１のレジストの開口領域を示しＰ+注入領域４７及
びダミーＰ+注入領域７２は図９のＰ型不純物イオン１
８の注入時における第２のレジストの開口領域を示して
いる。
【０１９６】実施の形態１２の製造方法では、実施の形
態７と同様の効果によって、ボディー抵抗の抵抗値を上
昇させることなく精度良く制御可能な部分分離ボディー
固定ＳＯＩ構造の半導体装置を得ることができる。
【０１９７】加えて、実施の形態７の製造方法と同様、
製造工程数が従来から増えることはない。
【０１９８】さらに、ダミーＮ+注入領域７１及びダミ
ーＰ+注入領域７２を設ける分、レジスト形成面積をよ
り一層小さくすることができる。ゲート酸化膜８等がチ
ャージアップによって静電破壊される危険性を実施の形
態７〜実施の形態１１以上に抑制することができる。
【０１９９】さらに、ダミーＮ+注入領域７１及びダミ
ーＰ+注入領域７２は、Ｐ+ダミー領域７３及びＮ+ダミ
ー領域７４（例えば、ＣＭＰ用にパターン密度の均一化
を図るべく形成される）の生成ルールと同様に矩形状に
自動的に生成すれば良いため、比較的簡単に設計するこ
とができる。
【０２００】なお、図３２で示した例では、ダミーＮ+
注入領域７１及びダミーＰ+注入領域７２を第１及び第
２のレジスト用に分けて設けたが、第１及び第２のレジ
スト間で同じ位置及び形状でダミー注入領域を設け、ダ
ミーＮ+Ｐ+双方注入領域として共有するようにしても良
い。
【０２０１】ただし、ダミー領域にＮ型及びＰ型の不純
物を共に注入するとシリサイド領域の剥離等の不具合が
生じる恐れがあるため、図３２に示すように、ダミーＮ
+注入領域７１及びダミーＰ+注入領域７２を重複するこ
となく分けて設けることにより、ダミー領域にはＮ型及
びＰ型の不純物のうち一方のみが注入される方が望まし
い。
【０２０２】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の分離絶縁膜下の半導体領域
は少なくとも一部において、第１導電型の不純物のみか
らなる第１導電型不純物領域を有することにより、ボデ
ィー領域から少なくとも１つの素子形成領域に至る半導
体領域の抵抗であるボディー抵抗の抵抗値の低減化を図
ることができる。
【０２０３】請求項２記載の半導体装置における第１導
電型不純物領域は、ボディー領域から少なくとも１つの
素子形成領域に至る領域に形成されるため、ボディー抵
抗の抵抗値のより一層の低減化を図ることができる。
【０２０４】請求項３記載の半導体装置の分離絶縁膜は
少なくとも一部において、第２導電型の不純物を含まな
い第２導電型不純物未入領域を有するため、分離絶縁膜
形成後のウェット処理等によって分離絶縁膜の膜厚が薄
くなる不具合を抑制することができる。
【０２０５】請求項４記載の半導体装置における第２導
電型不純物未入領域は、ボディー抵抗方向にボディー領
域上から少なくとも１つの素子形成領域上に至る領域に
形成されるため、分離絶縁膜の膜厚が薄くなる現象がボ
ディー抵抗に及ぼす悪影響をより一層効果的に抑制する
ことができる。
【０２０６】請求項５記載の半導体装置の第２導電型不
純物未入領域は分離絶縁膜形成後のウェット処理によっ
ても膜厚が薄くならず、結果としてウェット処理によっ
て膜厚が薄くなる他の領域より膜厚が厚くなる。
【０２０７】したがって、第２導電型不純物未入領域下
の半導体領域のボディー抵抗に及ぼす悪影響を及ぼすこ
とはない。
【０２０８】請求項６記載の記載の半導体装置における
トランジスタのゲート電極は分離絶縁膜上に延びて形成
されるため、ゲート電極形成後にゲート電極下の半導体
領域に第２の導電型の不純物注入されることを効果的に
回避することができる。
【０２０９】請求項７記載の半導体装置は、素子として
機能しないダミー領域をさらに備えるため、不純物を注
入すべき領域に開口部を設ける開口優先マスク方式を採
用してＳＯＩ層に不純物を注入する際に、開口優先マス
クとなるレジストの形成面積をダミー領域に開口を設け
る分、小さくすることができる。
【０２１０】請求項８記載の半導体装置において、ダミ
ー領域は第１導電型及び第２導電型双方の不純物が導入
される領域を含むため、第１及び第２導電型双方の開口
優先マスクとなる第１及び第２のレジストの形成面積を
ダミー領域に開口を設ける分、小さくすることができ
る。
【０２１１】請求項９記載の半導体装置において、ダミ
ー領域は第１導電型及び第２導電型の不純物がそれぞれ
導入される第１及び第２のダミー領域を含むため、第１
及び第２導電型それぞれの開口優先マスクとなる第１及
び第２のレジストの形成面積を第１及び第２のダミー領
域に開口を設ける分、それぞれ小さくすることができ
る。
【０２１２】さらに、第１及び第２のダミー領域は共に
一方の導電型の不純物しか導入されないため、第１及び
第２導電型の不純物が共に注入されることに伴う不具合
は生じない。
【０２１３】この発明における請求項１０記載の半導体
装置の製造方法は、ボディー領域と分離絶縁膜における
一部領域とを含むブロック領域を第２導電型の不純物導
入を阻止する領域に設定して、ＳＯＩ層に第２導電型の
不純物を導入することにより活性領域を形成するため、
ブロック領域下の半導体領域への第２導電型の不純物の
注入が確実に回避できる分、ボディー領域から少なくと
も１つの素子形成領域に至る半導体領域の抵抗であるボ
ディー抵抗の抵抗値の低減化を図ることができる。
【０２１４】請求項１１記載の半導体装置の製造方法
は、第１のレジストによってブロック領域下の半導体領
域に第２導電型の不純物が注入されるのを回避すること
ができる。
【０２１５】請求項１２記載の半導体装置の製造方法
は、第１のレジスト及びゲート電極によってブロック領
域下及びゲート電極下の半導体領域に第２導電型の不純
物が注入されるのを回避することができる。
【０２１６】請求項１３記載の半導体装置の製造方法
は、第１のレジスト及びゲート電極は、ボディー領域上
から少なくとも１つの素子形成領域上に至る領域に連続
的に形成されるため、ボディー抵抗の抵抗値のより一層
の低減化を図ることができる。
【０２１７】請求項１４記載の半導体装置の製造方法
は、ゲート電極によってゲート電極下の半導体領域に第
２導電型の不純物が注入されるのを回避することができ
る。
【０２１８】請求項１５記載の半導体装置の製造方法に
おいて、ゲート電極はボディー領域上から少なくとも１
つの素子形成領域上に至る領域に形成されるため、ボデ
ィー抵抗の抵抗値のより一層の低減化を図ることができ
る。
【０２１９】請求項１６記載の半導体装置の製造方法
は、ステップ(c)，(d)を第２及び第１導電型の不純物の
導入を所望する領域に第１及び第２の開口部をそれぞれ
有する、開口優先マスク方式の第１及び第２のレジスト
を用いて行うことにより、ステップ(c)，(d)の実行時に
第２及び第１導電型の不純物が半導体領域に導入される
ことが回避できる分、ボディー抵抗の抵抗値の低減化を
図ることができる。
【０２２０】請求項１７記載の半導体装置の製造方法に
おけるステップ(d)で用いられる第２のレジストの第２
の開口部は、実質的にボディー領域上にのみ設けられる
開口部を含むため、ステップ(d)の実行時に分離絶縁膜
の大部分の領域において、第１導電型の不純物が導入さ
れてしまうことはない。
【０２２１】請求項１８記載の半導体装置の製造方法に
おけるステップ(d)で用いられる第２のレジストの第２
の開口部は、ボディー領域及び分離絶縁膜上の一部上に
設けられる開口部を含むため、ステップ(d)の実行時に
第２の開口部下の半導体領域に第１導電型の不純物を導
入することにより、ボディー抵抗の抵抗値の低減化を図
ることができる。この効果は第２の開口部下の分離絶縁
膜に第１導電型の不純物が導入される不具合よりも十分
大きい。
【０２２２】請求項１９記載の半導体装置の製造方法
は、半導体領域におけるボディー領域上から少なくとも
１つの素子形成領域上に至る領域に第２の開口部から第
１導電型の不純物が注入されるため、ボディー抵抗の抵
抗値のより一層の低減化を図ることができる。
【０２２３】請求項２０記載の半導体装置の製造方法
は、第１及び第２のレジストに第１及び第２のダミー開
口部を設ける分、第１及び第２のレジストの形成面積の
縮小を図ることができる。
【０２２４】請求項２１記載の半導体装置の製造方法
は、第１及び第２のダミー開口部を同じ位置及び形状で
形成することにより、第１（第２の）のダミー開口部を
有するダミーパターンを第１及び第２のレジスト用に共
通使用することができる。
【０２２５】請求項２２記載の半導体装置の製造方法
は、第１及び第２のレジストの形成面積を第１及び第２
のダミー領域に第１及び第２のダミー開口部を設ける
分、それぞれのレジスト形成面積を小さくすることがで
きる。
【０２２６】さらに、第１及び第２のダミー開口部を介
して第１及び第２導電型の不純物を導入して形成される
第１及び第２のダミー領域は、それぞれ一方の導電型の
不純物しか導入されないため、第１及び第２導電型の不
純物が共に注入されることに伴う不具合は生じない。
【図面の簡単な説明】
【図１】 この発明の基本となる部分分離ボディー固定
ＳＯＩ構造の半導体装置を示す断面図（その１）であ
る。
【図２】 この発明の基本となる部分分離ボディー固定
ＳＯＩ構造の半導体装置を示す断面図（その２）であ
る。
【図３】 この発明の基本となる部分分離ボディー固定
ＳＯＩ構造の半導体装置を示す平面図である。
【図４】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図５】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図６】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図７】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図８】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図９】 部分分離ボディー固定ＳＯＩ構造の半導体装
置の基本製造方法を示す断面図である。
【図１０】 この発明の実施の形態１である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図１１】 実施の形態１のブロックレジスト形成時に
おける断面構造を示す断面図である。
【図１２】 一般的な部分分離ボディー固定ＳＯＩ構造
の半導体装置を示す断面図である。
【図１３】 部分酸化膜の落ち込み現象を示す説明図で
ある。
【図１４】 従来の製造方法で製造される部分分離ボデ
ィー固定ＳＯＩ構造の半導体装置の断面構造を示す断面
図である。
【図１５】 実施の形態１の製造方法で製造される部分
分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を
示す断面図である。
【図１６】 この発明の実施の形態２である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図１７】 実施の形態２のブロックレジスト形成時に
おける断面構造を示す断面図である。
【図１８】 実施の形態２の製造方法で製造される部分
分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を
示す断面図である。
【図１９】 実施の形態２の製造方法で製造される部分
分離ボディー固定ＳＯＩ構造の半導体装置の断面構造を
示す断面図である。
【図２０】 この発明の実施の形態３である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２１】 この発明の実施の形態４である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２２】 この発明の実施の形態５である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２３】 この発明の実施の形態６である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２４】 この発明の実施の形態７である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２５】 実施の形態７のＰ+注入レジスト形成時に
おける断面構造を示す断面図である。
【図２６】 実施の形態７のＮ+注入レジスト形成時に
おける断面構造を示す断面図である。
【図２７】 この発明の実施の形態８である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図２８】 実施の形態８のＰ+注入レジスト形成時に
おける断面構造を示す断面図である。
【図２９】 この発明の実施の形態９である部分分離ボ
ディー固定ＳＯＩ構造の半導体装置の製造方法を示す平
面図である。
【図３０】 この発明の実施の形態１０である部分分離
ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す
平面図である。
【図３１】 この発明の実施の形態１１である部分分離
ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す
平面図である。
【図３２】 この発明の実施の形態１２である部分分離
ボディー固定ＳＯＩ構造の半導体装置の製造方法を示す
平面図である。
【図３３】 従来の部分分離ボディー固定ＳＯＩ構造の
問題点を説明するための断面図である。
【図３４】 Ａｓの不純物プロファイルを示すグラフで
ある。
【図３５】 部分酸化膜の分離段差による問題点を説明
するための断面図である。
【図３６】 部分分離ボディー固定ＳＯＩ構造の半導体
装置の平面図である。
【符号の説明】
１ シリコン基板、２ 埋め込み酸化膜、３ ＳＯＩ
層、４ 層間絶縁膜、５ドレイン領域、６ ソース領
域、７ チャネル形成領域、８ ゲート酸化膜、９ ゲ
ート電極、９ｃ ゲートコンタクト領域、９ｅ，９ｆ
ゲートエクステンション領域、１０ ボディー領域、１
１ ウェル領域（Ｐ型）、１２ ウェル領域（Ｎ型）、
１４ ゲート配線部、１５，１６ レジスト、３１ 部
分酸化膜、４１〜４５ Ｎ+ブロック領域、４６〜５０
Ｐ+注入領域、５１，５２ Ｎ+ブロックレジスト、５
９ Ｐ+ブロックレジスト、６１ Ｐ+注入レジスト、６
２Ｎ+注入レジスト、７１ ダミーＮ+注入領域、７２
ダミーＰ+注入領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２１ ６２３Ａ (72)発明者 一法師 隆志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F048 AA07 AA09 AA10 AC04 BA16 BC05 BD04 BE01 BE03 BE09 BG05 BG12 BG14 5F110 BB04 CC02 DD05 DD13 FF02 GG02 GG24 GG25 GG34 GG60 HJ04 NN62 NN65

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板、埋め込み絶縁層及びＳＯＩ
    層からなるＳＯＩ構造の半導体装置であって、 前記ＳＯＩ層に設けられ、各々に所定の素子が形成され
    る複数の素子形成領域と、 前記ＳＯＩ層の上層部に設けられ、前記複数の素子形成
    領域間を素子分離する分離絶縁膜と、 前記分離絶縁膜下に前記ＳＯＩ層の一部として設けられ
    る第１の導電型の半導体領域とを備え、前記半導体領域
    は、前記複数の素子形成領域のうち、第１の導電型を有
    する、少なくとも１つの素子形成領域と接して形成さ
    れ、 前記ＳＯＩ層に設けられ、外部から電位固定可能な第１
    の導電型のボディー領域をさらに備え、前記ボディー領
    域は前記半導体領域と接して形成され、 前記半導体領域は少なくとも一部において、前記第１導
    電型と異なる第２の導電型の不純物が混入せず、前記第
    １導電型の不純物のみからなる第１導電型不純物領域を
    有することを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記第１導電型不純物領域は、前記ボディー領域から前
    記少なくとも１つの素子形成領域に至る領域に形成され
    る、半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、 前記分離絶縁膜は少なくとも一部において、前記第２導
    電型の不純物を含まない第２導電型不純物未入領域を有
    する、半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置であって、 前記第２導電型不純物未入領域は、前記ボディー領域か
    ら前記少なくとも１つの素子形成領域に至る領域に形成
    される、半導体装置。
  5. 【請求項５】 請求項３あるいは請求項４記載の半導体
    装置であって、 前記第２導電型不純物未入領域は前記分離絶縁膜におけ
    る他の領域より膜厚が厚い領域を含む、半導体装置。
  6. 【請求項６】 請求項１ないし請求項５のうち、いずれ
    か１項に記載の半導体装置であって、 前記所定の素子はトランジスタを含み、前記トランジス
    タのゲート電極は前記分離絶縁膜上に延びて形成され
    る、半導体装置。
  7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
    か１項に記載の半導体装置であって、 前記ＳＯＩ層に形成され、素子として機能しないダミー
    領域をさらに備える、半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置であって、 前記ダミー領域は前記第１導電型及び前記第２導電型双
    方の不純物が導入される領域を含む、半導体装置。
  9. 【請求項９】 請求項７記載の半導体装置であって、 前記ダミー領域は、前記第１導電型の不純物が注入され
    前記第２導電型の不純物が注入されない第１のダミー領
    域と前記第２導電型の不純物が注入され前記第１導電型
    の不純物が注入されない第２のダミー領域とを含む、半
    導体装置。
  10. 【請求項１０】 (a)半導体基板、埋め込み絶縁層及び
    ＳＯＩ層からなるＳＯＩ基板を準備するステップと、 (b)前記ＳＯＩ層の上層部に分離絶縁膜を選択的に形成
    するとともに、前記分離絶縁膜の下層部に第１の導電型
    の半導体領域を形成するステップとを備え、前記分離絶
    縁膜によって前記ＳＯＩ層は複数の素子形成領域に分離
    され、前記複数の素子形成領域のうち少なくとも１つの
    素子形成領域は第１の導電型を有し、前記半導体領域に
    接して形成され、 (c)前記少なくとも１つの素子形成領域の表面に第２導
    電型の活性領域を選択的に形成するステップと、 (d)前記ＳＯＩ層に外部から電位固定可能な第１導電型
    のボディー領域を前記半導体領域に接するように形成す
    るステップとを備え、 前記ステップ(c)は、前記ボディー領域と前記分離絶縁
    膜における一部領域とを含むブロック領域を前記第２導
    電型の不純物導入を阻止する領域に設定して、前記ＳＯ
    Ｉ層に前記第２導電型の不純物を導入することにより前
    記活性領域を形成することを特徴とする、半導体装置の
    製造方法。
  11. 【請求項１１】 請求項１０記載の半導体装置の製造方
    法であって、 前記ステップ(c)は、前記ブロック領域上に形成される
    第１のレジストをマスクとして、前記ＳＯＩ層に第２導
    電型の不純物を導入するステップを含む、半導体装置の
    製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、 前記少なくとも１つの素子形成領域はトランジスタの形
    成領域を含み、 (e)前記ステップ(c)の前に実行され、前記少なくとも１
    つの素子形成領域に前記トランジスタのゲート電極を形
    成するステップをさらに備え、前記ゲート電極は前記分
    離絶縁膜上に延びて形成され、 前記ステップ(c)は、前記第１のレジスト及び前記ゲー
    ト電極をマスクとして、前記ＳＯＩ層に第２導電型の不
    純物を導入するステップを含む、半導体装置の製造方
    法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法であって、 前記第１のレジスト及び前記ゲート電極は、前記ボディ
    ー領域上から前記少なくとも１つの素子形成領域上に至
    る領域に連続的に形成される、半導体装置の製造方法。
  14. 【請求項１４】 請求項１０記載の半導体装置の製造方
    法であって、 前記少なくとも１つの素子形成領域はトランジスタの形
    成領域を含み、 (e)前記ステップ(c)の前に実行され、前記少なくとも１
    つの素子形成領域に前記トランジスタのゲート電極を形
    成するステップをさらに備え、前記ゲート電極は前記分
    離絶縁膜の一部上に延びて形成され、 前記ステップ(c)は、前記ボディ領域上に形成される第
    １のレジストと前記ゲート電極とをマスクとして、前記
    ＳＯＩ層に第２導電型の不純物を導入するステップを含
    む、半導体装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法であって、 前記ゲート電極は、前記ボディー領域上から前記少なく
    とも１つの素子形成領域上に至る領域に形成される、半
    導体装置の製造方法。
  16. 【請求項１６】 請求項１０記載の半導体装置の製造方
    法であって、 前記ステップ(c)は、前記活性領域上に第１の開口部を
    有する第１のレジストをマスクとして、前記ＳＯＩ層に
    第２導電型の不純物を導入するステップを含み、 前記ステップ(d)は、前記ボディー領域上に第２の開口
    部を有する第２のレジストをマスクとして、前記ＳＯＩ
    層に第１導電型の不純物を導入するステップを含む、半
    導体装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法であって、 前記第２の開口部は、実質的に前記ボディー領域上のみ
    に設けられる開口部を含む、半導体装置の製造方法。
  18. 【請求項１８】 請求項１６記載の半導体装置の製造方
    法であって、 前記第２の開口部は、前記ボディー領域及び前記分離絶
    縁膜上の一部上に設けられる開口部を含む、半導体装置
    の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法であって、 前記第２の開口部は、前記ボディー領域から前記少なく
    とも１つの素子形成領域に至る領域に設けられる開口部
    を含む、半導体装置の製造方法。
  20. 【請求項２０】 請求項１６ないし請求項１９のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記第１のレジストは、前記ボディー領域、前記半導体
    領域及び前記少なくとも１つの素子形成領域以外の領域
    上に第１のダミー開口部をさらに有し、 前記第２のレジストは、前記ボディー領域、前記半導体
    領域及び前記少なくとも１つの素子形成領域以外の領域
    上に第２のダミー開口部をさらに有する、半導体装置の
    製造方法。
  21. 【請求項２１】 請求項２０記載の半導体装置の製造方
    法であって、 前記第１及び第２のダミー開口部は同じ位置及び形状で
    形成される、半導体装置の製造方法。
  22. 【請求項２２】 請求項２０記載の半導体装置の製造方
    法であって、 前記第１及び第２のダミー開口部は重複することなく形
    成される、半導体装置の製造方法。
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