JP2000294794A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000294794A JP2000294794A JP11102509A JP10250999A JP2000294794A JP 2000294794 A JP2000294794 A JP 2000294794A JP 11102509 A JP11102509 A JP 11102509A JP 10250999 A JP10250999 A JP 10250999A JP 2000294794 A JP2000294794 A JP 2000294794A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 製造工程数の著しい増加を必要とせずに、Ｓ
ＯＩ基板に形成される高信頼度のＣＭＯＳＦＥＴを有す
る半導体集積回路装置を実現することのできる技術を提
供する。 【解決手段】 活性領域の端部に接する素子分離領域の
一部に埋め込み酸化膜２に達する溝１６に埋め込まれた
酸化シリコン膜１７からなる溝型素子分離領域を形成
し、この溝型素子分離領域以外の素子分離領域に埋め込
み酸化膜２に達しないＬＯＣＯＳ酸化膜１８からなるＬ
ＯＣＯＳ型素子分離領域を形成することによって、寄生
容量の増加が抑えられ、さらに、チャネル領域で発生し
た少数キャリアをＬＯＣＯＳ酸化膜１８下の薄膜シリコ
ン層３を通じて拡散できるので少数キャリアの蓄積によ
るしきい値電圧の変化が抑えられる。
ＯＩ基板に形成される高信頼度のＣＭＯＳＦＥＴを有す
る半導体集積回路装置を実現することのできる技術を提
供する。 【解決手段】 活性領域の端部に接する素子分離領域の
一部に埋め込み酸化膜２に達する溝１６に埋め込まれた
酸化シリコン膜１７からなる溝型素子分離領域を形成
し、この溝型素子分離領域以外の素子分離領域に埋め込
み酸化膜２に達しないＬＯＣＯＳ酸化膜１８からなるＬ
ＯＣＯＳ型素子分離領域を形成することによって、寄生
容量の増加が抑えられ、さらに、チャネル領域で発生し
た少数キャリアをＬＯＣＯＳ酸化膜１８下の薄膜シリコ
ン層３を通じて拡散できるので少数キャリアの蓄積によ
るしきい値電圧の変化が抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板上に形成される相補型ＭＯＳＦＥＴ
（ＣＭＯＳＦＥＴ：Complementary Metal Oxide Semico
nductor Field Effect Transistor ）を有する半導体集
積回路装置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板上に形成される相補型ＭＯＳＦＥＴ
（ＣＭＯＳＦＥＴ：Complementary Metal Oxide Semico
nductor Field Effect Transistor ）を有する半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板の０. ０５〜０. ３μｍ程度
の薄膜シリコン層に形成されるＭＩＳＦＥＴ（Metal In
sulator Semiconductor FET ）は、そのソース、ドレイ
ンを構成する半導体領域の底面を埋め込み酸化膜で絶縁
できることから、バルク基板に形成されるＭＩＳＦＥＴ
が有する寄生容量よりも小さい寄生容量を有することが
できる。
の薄膜シリコン層に形成されるＭＩＳＦＥＴ（Metal In
sulator Semiconductor FET ）は、そのソース、ドレイ
ンを構成する半導体領域の底面を埋め込み酸化膜で絶縁
できることから、バルク基板に形成されるＭＩＳＦＥＴ
が有する寄生容量よりも小さい寄生容量を有することが
できる。
【０００３】さらに、隣接するＭＩＳＦＥＴ間を電気的
に分離するフィールド絶縁膜を薄膜シリコン層の表面に
厚く形成することによって、ラッチアップ現象または隣
接するＭＩＳＦＥＴ間のリーク現象などを抑制すること
ができる。すなわち、ＭＩＳＦＥＴの活性領域を完全に
絶縁膜で囲むことによって、寄生容量の低減と寄生トラ
ンジスタ効果の抑制とを実現することが可能である。
に分離するフィールド絶縁膜を薄膜シリコン層の表面に
厚く形成することによって、ラッチアップ現象または隣
接するＭＩＳＦＥＴ間のリーク現象などを抑制すること
ができる。すなわち、ＭＩＳＦＥＴの活性領域を完全に
絶縁膜で囲むことによって、寄生容量の低減と寄生トラ
ンジスタ効果の抑制とを実現することが可能である。
【０００４】しかし、完全に絶縁膜で囲まれた活性領域
に形成されたＭＩＳＦＥＴを動作させると、ＭＩＳＦＥ
Ｔのチャネル領域で発生した少数キャリアが拡散せず蓄
積するため、ＭＩＳＦＥＴのしきい値電圧が変化すると
いう問題が生じる。
に形成されたＭＩＳＦＥＴを動作させると、ＭＩＳＦＥ
Ｔのチャネル領域で発生した少数キャリアが拡散せず蓄
積するため、ＭＩＳＦＥＴのしきい値電圧が変化すると
いう問題が生じる。
【０００５】そこで、埋め込み酸化膜に達する深い溝に
絶縁膜を埋め込んだ深溝型素子分離領域と、埋め込み酸
化膜に達しない浅い溝に絶縁膜を埋め込んだ浅溝型素子
分離領域とで構成した素子分離が提案された。
絶縁膜を埋め込んだ深溝型素子分離領域と、埋め込み酸
化膜に達しない浅い溝に絶縁膜を埋め込んだ浅溝型素子
分離領域とで構成した素子分離が提案された。
【０００６】すなわち、深溝型素子分離領域によってＭ
ＩＳＦＥＴが有する寄生容量を低く抑えると共に、浅溝
型素子分離領域を構成する浅い溝に埋め込まれた絶縁膜
の下の薄膜シリコン層を通してＭＩＳＦＥＴのチャネル
領域で発生した少数キャリアを拡散させて、ＭＩＳＦＥ
Ｔのしきい値電圧の変化を抑えることができる。
ＩＳＦＥＴが有する寄生容量を低く抑えると共に、浅溝
型素子分離領域を構成する浅い溝に埋め込まれた絶縁膜
の下の薄膜シリコン層を通してＭＩＳＦＥＴのチャネル
領域で発生した少数キャリアを拡散させて、ＭＩＳＦＥ
Ｔのしきい値電圧の変化を抑えることができる。
【０００７】ＳＯＩ基板に形成されたチャネル領域に発
生した少数キャリアを逃がす構造のＭＩＳＦＥＴについ
ては、たとえば、アイ・イー・イー・イー・シンポジウ
ム・オン・ブイ・エル・エス・アイ・テクノロジー（IE
EE Symposium on VLSI Technology, Digest of Technic
al Papers. PP.92〜PP.93, 1996 ）などに記載がある。
生した少数キャリアを逃がす構造のＭＩＳＦＥＴについ
ては、たとえば、アイ・イー・イー・イー・シンポジウ
ム・オン・ブイ・エル・エス・アイ・テクノロジー（IE
EE Symposium on VLSI Technology, Digest of Technic
al Papers. PP.92〜PP.93, 1996 ）などに記載がある。
【０００８】
【発明が解決しようとする課題】しかしながら、前記埋
め込み酸化膜に達する深溝型素子分離領域は深い溝に埋
め込まれた絶縁膜によって構成され、前記埋め込み酸化
膜に達しない浅溝型素子分離領域は浅い溝に埋め込まれ
た絶縁膜によって構成されるため、深い溝と浅い溝とを
同一のＳＯＩ基板に形成する必要がある。このため、製
造過程が複雑となり、製造工程数が増加してしまう。
め込み酸化膜に達する深溝型素子分離領域は深い溝に埋
め込まれた絶縁膜によって構成され、前記埋め込み酸化
膜に達しない浅溝型素子分離領域は浅い溝に埋め込まれ
た絶縁膜によって構成されるため、深い溝と浅い溝とを
同一のＳＯＩ基板に形成する必要がある。このため、製
造過程が複雑となり、製造工程数が増加してしまう。
【０００９】本発明の目的は、製造工程数の著しい増加
を必要とせずに、ＳＯＩ基板に形成される高信頼度のＣ
ＭＯＳＦＥＴを有する半導体集積回路装置を実現するこ
とのできる技術を提供することにある。
を必要とせずに、ＳＯＩ基板に形成される高信頼度のＣ
ＭＯＳＦＥＴを有する半導体集積回路装置を実現するこ
とのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、支持基板上に埋
め込み絶縁膜を介して設けられた薄膜シリコン層に形成
されたＭＩＳトランジスタを有しており、薄膜シリコン
層の主面上に設けられた素子分離領域が、埋め込み絶縁
膜に接しないＬＯＣＯＳ絶縁膜によって構成される第１
の素子分離領域と、埋め込み絶縁膜に達する溝に埋め込
まれた絶縁膜によって構成される第２の素子分離領域と
からなるものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、支持基板上に埋
め込み絶縁膜を介して設けられた薄膜シリコン層に形成
されたＭＩＳトランジスタを有しており、薄膜シリコン
層の主面上に設けられた素子分離領域が、埋め込み絶縁
膜に接しないＬＯＣＯＳ絶縁膜によって構成される第１
の素子分離領域と、埋め込み絶縁膜に達する溝に埋め込
まれた絶縁膜によって構成される第２の素子分離領域と
からなるものである。
【００１２】（２）本発明の半導体集積回路装置は、前
記（１）のＭＩＳトランジスタにおいて、第２の素子分
離領域が、ＭＩＳトランジスタが形成される活性領域の
端部の一部に接して形成されているものである。
記（１）のＭＩＳトランジスタにおいて、第２の素子分
離領域が、ＭＩＳトランジスタが形成される活性領域の
端部の一部に接して形成されているものである。
【００１３】（３）本発明の半導体集積回路装置は、前
記（１）のＭＩＳトランジスタにおいて、第２の素子分
離領域を構成する絶縁膜が埋め込まれた溝は、最小加工
寸法の２〜３倍程度の幅と、この幅の２倍以下の深さを
有するものである。
記（１）のＭＩＳトランジスタにおいて、第２の素子分
離領域を構成する絶縁膜が埋め込まれた溝は、最小加工
寸法の２〜３倍程度の幅と、この幅の２倍以下の深さを
有するものである。
【００１４】（４）本発明の半導体集積回路装置は、前
記（１）のＭＩＳトランジスタにおいて、第１の素子分
離領域を構成するＬＯＣＯＳ絶縁膜の上面と、第２の素
子分離領域を構成する絶縁膜の上面とを、ほぼ同じ高さ
とするものである。
記（１）のＭＩＳトランジスタにおいて、第１の素子分
離領域を構成するＬＯＣＯＳ絶縁膜の上面と、第２の素
子分離領域を構成する絶縁膜の上面とを、ほぼ同じ高さ
とするものである。
【００１５】（５）本発明の半導体集積回路装置は、前
記（１）のＭＩＳトランジスタにおいて、第１の素子分
離領域を構成するＬＯＣＯＳ絶縁膜と埋め込み絶縁膜と
の間の薄膜シリコン層の厚さを、０. ０２〜０. １５μ
ｍとするものである。
記（１）のＭＩＳトランジスタにおいて、第１の素子分
離領域を構成するＬＯＣＯＳ絶縁膜と埋め込み絶縁膜と
の間の薄膜シリコン層の厚さを、０. ０２〜０. １５μ
ｍとするものである。
【００１６】（６）本発明の半導体集積回路装置は、前
記（２）のＭＩＳトランジスタにおいて、第２の素子分
離領域は、ＭＩＳトランジスタのゲート電極のゲート幅
方向と平行に配置されているものである。
記（２）のＭＩＳトランジスタにおいて、第２の素子分
離領域は、ＭＩＳトランジスタのゲート電極のゲート幅
方向と平行に配置されているものである。
【００１７】（７）本発明の半導体集積回路装置の製造
方法は、支持基板上に埋め込み絶縁膜を介して設けられ
た薄膜シリコン層にＭＩＳトランジスタを形成する際、
薄膜シリコン層上に第１の絶縁膜および第２の絶縁膜を
順次堆積した後、第１の素子分離領域の第２の絶縁膜お
よび第１の絶縁膜を順次除去する工程と、支持基板に熱
酸化処理を施すことによって、第１の素子分離領域の薄
膜シリコン層の表面に、埋め込み絶縁膜に接しないＬＯ
ＣＯＳ絶縁膜を形成する工程と、第２の素子分離領域の
第２の絶縁膜、第１の絶縁膜および薄膜シリコン層を順
次除去して、埋め込み絶縁膜に達する溝を形成する工程
と、支持基板上に第３の絶縁膜を形成した後、第３の絶
縁膜の表面を平坦化して、溝に第３の絶縁膜を埋め込む
工程とを有するものである。
方法は、支持基板上に埋め込み絶縁膜を介して設けられ
た薄膜シリコン層にＭＩＳトランジスタを形成する際、
薄膜シリコン層上に第１の絶縁膜および第２の絶縁膜を
順次堆積した後、第１の素子分離領域の第２の絶縁膜お
よび第１の絶縁膜を順次除去する工程と、支持基板に熱
酸化処理を施すことによって、第１の素子分離領域の薄
膜シリコン層の表面に、埋め込み絶縁膜に接しないＬＯ
ＣＯＳ絶縁膜を形成する工程と、第２の素子分離領域の
第２の絶縁膜、第１の絶縁膜および薄膜シリコン層を順
次除去して、埋め込み絶縁膜に達する溝を形成する工程
と、支持基板上に第３の絶縁膜を形成した後、第３の絶
縁膜の表面を平坦化して、溝に第３の絶縁膜を埋め込む
工程とを有するものである。
【００１８】（８）本発明の半導体集積回路装置の製造
方法は、前記（７）のＭＩＳトランジスタの製造方法に
おいて、第３の絶縁膜の表面が、第２の絶縁膜をストッ
パとした化学的機械研磨法によって平坦化されるもので
ある。
方法は、前記（７）のＭＩＳトランジスタの製造方法に
おいて、第３の絶縁膜の表面が、第２の絶縁膜をストッ
パとした化学的機械研磨法によって平坦化されるもので
ある。
【００１９】（９）本発明の半導体集積回路装置の製造
方法は、前記（７）のＭＩＳトランジスタの製造方法に
おいて、第３の絶縁膜の形成膜厚の下限は溝の深さまた
は溝の幅の（２）-1/2と同じ厚さとし、その上限を１.
０μｍ程度とするものである。
方法は、前記（７）のＭＩＳトランジスタの製造方法に
おいて、第３の絶縁膜の形成膜厚の下限は溝の深さまた
は溝の幅の（２）-1/2と同じ厚さとし、その上限を１.
０μｍ程度とするものである。
【００２０】上記した手段によれば、零バイアスにおけ
るＭＩＳトランジスタのソース、ドレインを構成する半
導体領域の空乏層を常に埋め込み酸化膜と接した状態と
し、さらに、ＭＩＳトランジスタのソース、ドレインが
形成された活性領域の端部の一部を溝に埋め込まれた絶
縁膜によって素子分離することによって、寄生容量を低
減することができる。また、ＭＩＳトランジスタのチャ
ネル領域で発生した少数キャリアは、ＬＯＣＯＳ絶縁膜
の下に設けられた薄膜シリコン層を通って拡散するの
で、少数キャリアが蓄積せずＭＩＳトランジスタのしき
い値電圧の変化を抑えることができる。
るＭＩＳトランジスタのソース、ドレインを構成する半
導体領域の空乏層を常に埋め込み酸化膜と接した状態と
し、さらに、ＭＩＳトランジスタのソース、ドレインが
形成された活性領域の端部の一部を溝に埋め込まれた絶
縁膜によって素子分離することによって、寄生容量を低
減することができる。また、ＭＩＳトランジスタのチャ
ネル領域で発生した少数キャリアは、ＬＯＣＯＳ絶縁膜
の下に設けられた薄膜シリコン層を通って拡散するの
で、少数キャリアが蓄積せずＭＩＳトランジスタのしき
い値電圧の変化を抑えることができる。
【００２１】さらに、第２の素子分離領域を構成する絶
縁膜が埋め込まれる溝の幅を最小加工寸法の２〜３倍程
度、その深さを幅の２倍以下とし、この絶縁膜の形成膜
厚を限定することにより、一度のＣＭＰ工程で上記絶縁
膜の表面の平坦化と埋め込みが可能となるので、製造工
程数の著しい増加をまねくことなく、ＬＯＣＯＳ絶縁膜
によって構成される第１の素子分離領域と溝に埋め込ま
れた絶縁膜によって構成される第２の素子分離領域とを
形成することができる。
縁膜が埋め込まれる溝の幅を最小加工寸法の２〜３倍程
度、その深さを幅の２倍以下とし、この絶縁膜の形成膜
厚を限定することにより、一度のＣＭＰ工程で上記絶縁
膜の表面の平坦化と埋め込みが可能となるので、製造工
程数の著しい増加をまねくことなく、ＬＯＣＯＳ絶縁膜
によって構成される第１の素子分離領域と溝に埋め込ま
れた絶縁膜によって構成される第２の素子分離領域とを
形成することができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２３】図１は、本発明の一実施の形態であるＳＯ
Ｉ基板上に形成されたＣＭＯＳＦＥＴを示すＳＯＩ基板
の要部平面図であり、図２は、図１のII−II′線におけ
るＳＯＩ基板の要部断面図である。図１および図２にお
いて、Ｑ1 はｐチャネル型ＭＩＳＦＥＴ、Ｑ2 はｎチャ
ネル型ＭＩＳＦＥＴである。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
Ｉ基板上に形成されたＣＭＯＳＦＥＴを示すＳＯＩ基板
の要部平面図であり、図２は、図１のII−II′線におけ
るＳＯＩ基板の要部断面図である。図１および図２にお
いて、Ｑ1 はｐチャネル型ＭＩＳＦＥＴ、Ｑ2 はｎチャ
ネル型ＭＩＳＦＥＴである。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２４】ｐチャネル型ＭＩＳＦＥＴＱ1 は、支持基
板１上に埋め込み酸化膜２を介して設けられた厚さ０.
０５〜０. ３μｍの薄膜シリコン層３に形成されたｎ型
ウェル４上に形成され、このｎ型ウェル４の表面には、
一対のｐ- 型半導体領域５および一対のｐ+ 型半導体領
域６によってソース、ドレインが構成されている。
板１上に埋め込み酸化膜２を介して設けられた厚さ０.
０５〜０. ３μｍの薄膜シリコン層３に形成されたｎ型
ウェル４上に形成され、このｎ型ウェル４の表面には、
一対のｐ- 型半導体領域５および一対のｐ+ 型半導体領
域６によってソース、ドレインが構成されている。
【００２５】ここで、寄生容量の増加を抑えるために、
零バイアスでのソース、ドレインの空乏層が常に埋め込
み酸化膜２と接した状態となるように、ソース、ドレイ
ン下の薄膜シリコン層３の厚さおよびｐ+ 型半導体領域
６の深さは設定される。
零バイアスでのソース、ドレインの空乏層が常に埋め込
み酸化膜２と接した状態となるように、ソース、ドレイ
ン下の薄膜シリコン層３の厚さおよびｐ+ 型半導体領域
６の深さは設定される。
【００２６】また、上記一対のｐ- 型半導体領域５の間
のｎ型ウェル４の表面には、しきい値電圧制御層７が形
成されている。このしきい値電圧制御層７の上には、酸
化シリコン膜でゲート絶縁膜８が構成され、その上には
ｎ型の多結晶シリコン膜でゲート電極９が構成されてい
る。ゲート電極９の側壁には酸化シリコン膜または窒化
シリコン膜によって構成されるサイドウォールスペーサ
１０が形成されており、このゲート電極９の表面および
ソース、ドレインの表面にはチタンシリサイド膜１１が
形成されている。
のｎ型ウェル４の表面には、しきい値電圧制御層７が形
成されている。このしきい値電圧制御層７の上には、酸
化シリコン膜でゲート絶縁膜８が構成され、その上には
ｎ型の多結晶シリコン膜でゲート電極９が構成されてい
る。ゲート電極９の側壁には酸化シリコン膜または窒化
シリコン膜によって構成されるサイドウォールスペーサ
１０が形成されており、このゲート電極９の表面および
ソース、ドレインの表面にはチタンシリサイド膜１１が
形成されている。
【００２７】ｎチャネル型ＭＩＳＦＥＴＱ2 は、厚さ
０. ０５〜０. ３μｍの薄膜シリコン層３に形成された
ｐ型ウェル１２上に形成され、このｐ型ウェル１２の表
面には、一対のｎ- 型半導体領域１３および一対のｎ+
型半導体領域１４によってソース、ドレインが構成され
ている。
０. ０５〜０. ３μｍの薄膜シリコン層３に形成された
ｐ型ウェル１２上に形成され、このｐ型ウェル１２の表
面には、一対のｎ- 型半導体領域１３および一対のｎ+
型半導体領域１４によってソース、ドレインが構成され
ている。
【００２８】ここで、寄生容量の増加を抑えるために、
零バイアスでのソース、ドレインの空乏層が常に埋め込
み酸化膜２と接した状態となるように、ソース、ドレイ
ン下の薄膜シリコン層３の厚さおよびｎ+ 型半導体領域
１４の深さは設定される。
零バイアスでのソース、ドレインの空乏層が常に埋め込
み酸化膜２と接した状態となるように、ソース、ドレイ
ン下の薄膜シリコン層３の厚さおよびｎ+ 型半導体領域
１４の深さは設定される。
【００２９】また、上記一対のｎ- 型半導体領域１３の
間のｐ型ウェル１２の表面には、しきい値電圧制御層１
５が形成されている。このしきい値電圧制御層１５の上
には、酸化シリコン膜でゲート絶縁膜８が構成され、そ
の上にはｎ型の多結晶シリコン膜でゲート電極９が構成
されている。ゲート電極９の側壁には酸化シリコン膜ま
たは窒化シリコン膜によって構成されるサイドウォール
スペーサ１０が形成されており、このゲート電極９の表
面およびソース、ドレインの表面にはチタンシリサイド
膜１１が形成されている。
間のｐ型ウェル１２の表面には、しきい値電圧制御層１
５が形成されている。このしきい値電圧制御層１５の上
には、酸化シリコン膜でゲート絶縁膜８が構成され、そ
の上にはｎ型の多結晶シリコン膜でゲート電極９が構成
されている。ゲート電極９の側壁には酸化シリコン膜ま
たは窒化シリコン膜によって構成されるサイドウォール
スペーサ１０が形成されており、このゲート電極９の表
面およびソース、ドレインの表面にはチタンシリサイド
膜１１が形成されている。
【００３０】さらに、ｐチャネル型ＭＩＳＦＥＴＱ1 お
よびｎチャネル型ＭＩＳＦＥＴＱ2の各々の活性領域の
周囲には、埋め込み酸化膜２に接する溝１６に埋め込ま
れた酸化シリコン膜１７によって構成される溝型素子分
離領域（図１に、相対的に濃い網掛けのハッチングで示
す）と、埋め込み酸化膜２に接しないＬＯＣＯＳ酸化膜
１８によって構成されるＬＯＣＯＳ型素子分離領域（図
１に、相対的に薄い網掛けのハッチングで示す）とが形
成されている。上記溝１６の幅は最小加工寸法の２〜３
倍程度、その深さは幅の２倍以下である。
よびｎチャネル型ＭＩＳＦＥＴＱ2の各々の活性領域の
周囲には、埋め込み酸化膜２に接する溝１６に埋め込ま
れた酸化シリコン膜１７によって構成される溝型素子分
離領域（図１に、相対的に濃い網掛けのハッチングで示
す）と、埋め込み酸化膜２に接しないＬＯＣＯＳ酸化膜
１８によって構成されるＬＯＣＯＳ型素子分離領域（図
１に、相対的に薄い網掛けのハッチングで示す）とが形
成されている。上記溝１６の幅は最小加工寸法の２〜３
倍程度、その深さは幅の２倍以下である。
【００３１】溝１６に埋め込まれた酸化シリコン膜１７
は、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート電極９のゲ
ート幅方向と平行に活性領域に接して配置され、さら
に、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲート電極９のゲ
ート幅方向と平行に活性領域に接して配置されている。
ＬＯＣＯＳ酸化膜１８の下には、チャネル領域で発生し
た少数キャリアが拡散することのできる０. ０２〜０.
１５μｍの厚さの薄膜シリコン層３が形成されており、
ｎ型ウェル４およびｐ型ウェル１２のこの領域にはチャ
ネルストッパとなるｎ型拡散層１９ａおよびｐ型拡散層
１９ｂがそれぞれ形成されている。
は、ｐチャネル型ＭＩＳＦＥＴＱ1のゲート電極９のゲ
ート幅方向と平行に活性領域に接して配置され、さら
に、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲート電極９のゲ
ート幅方向と平行に活性領域に接して配置されている。
ＬＯＣＯＳ酸化膜１８の下には、チャネル領域で発生し
た少数キャリアが拡散することのできる０. ０２〜０.
１５μｍの厚さの薄膜シリコン層３が形成されており、
ｎ型ウェル４およびｐ型ウェル１２のこの領域にはチャ
ネルストッパとなるｎ型拡散層１９ａおよびｐ型拡散層
１９ｂがそれぞれ形成されている。
【００３２】ｐチャネル型ＭＩＳＦＥＴＱ1 およびｎチ
ャネル型ＭＩＳＦＥＴＱ2 の上層は層間絶縁膜２０によ
って覆われている。この層間絶縁膜２０にはｐチャネル
型ＭＩＳＦＥＴＱ1 のソース、ドレインに達するコンタ
クトホール２１ａ、ｎチャネル型ＭＩＳＦＥＴＱ2 のソ
ース、ドレインに達するコンタクトホール２１ｂ、およ
びｎ型ウェル４に形成されたｎ+ 型拡散層２２とｐ型ウ
ェル１２に形成されたｐ+ 型拡散層２３とにそれぞれ達
するコンタクトホール２１ｃが形成されている。上記ｎ
+ 型拡散層２２とｐ+ 型拡散層２３は、キャリアの引き
出し用電極を構成する。
ャネル型ＭＩＳＦＥＴＱ2 の上層は層間絶縁膜２０によ
って覆われている。この層間絶縁膜２０にはｐチャネル
型ＭＩＳＦＥＴＱ1 のソース、ドレインに達するコンタ
クトホール２１ａ、ｎチャネル型ＭＩＳＦＥＴＱ2 のソ
ース、ドレインに達するコンタクトホール２１ｂ、およ
びｎ型ウェル４に形成されたｎ+ 型拡散層２２とｐ型ウ
ェル１２に形成されたｐ+ 型拡散層２３とにそれぞれ達
するコンタクトホール２１ｃが形成されている。上記ｎ
+ 型拡散層２２とｐ+ 型拡散層２３は、キャリアの引き
出し用電極を構成する。
【００３３】コンタクトホール２１ａ内にはｐチャネル
型ＭＩＳＦＥＴＱ1 のソース、ドレインに接する配線層
２４ａが形成され、コンタクトホール２１ｂ内にはｎチ
ャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインに接する
配線層２４ｂが形成され、コンタクトホール２１ｃ内に
はｎ+ 型拡散層２２とｐ+ 型拡散層２３とにそれぞれ接
する配線層２４ｃが形成されている。
型ＭＩＳＦＥＴＱ1 のソース、ドレインに接する配線層
２４ａが形成され、コンタクトホール２１ｂ内にはｎチ
ャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインに接する
配線層２４ｂが形成され、コンタクトホール２１ｃ内に
はｎ+ 型拡散層２２とｐ+ 型拡散層２３とにそれぞれ接
する配線層２４ｃが形成されている。
【００３４】次に、前記図２に示した本発明の一実施の
形態であるＳＯＩ基板上に形成されたＣＭＯＳＦＥＴの
製造方法を図３〜図１３を用いて説明する。
形態であるＳＯＩ基板上に形成されたＣＭＯＳＦＥＴの
製造方法を図３〜図１３を用いて説明する。
【００３５】まず、図３に示すように、支持基板１上の
０. １〜０. ５μｍの厚さの埋め込み酸化膜２を介して
設けられた０. ０５〜０. ３μｍの厚さの薄膜シリコン
層３の表面に、酸化シリコン膜２５および窒化シリコン
膜２６を順次堆積する。酸化シリコン膜２５の厚さは、
たとえば１０〜３０ｎｍ程度、窒化シリコン膜２６の厚
さは、たとえば１００〜２００ｎｍ程度である。
０. １〜０. ５μｍの厚さの埋め込み酸化膜２を介して
設けられた０. ０５〜０. ３μｍの厚さの薄膜シリコン
層３の表面に、酸化シリコン膜２５および窒化シリコン
膜２６を順次堆積する。酸化シリコン膜２５の厚さは、
たとえば１０〜３０ｎｍ程度、窒化シリコン膜２６の厚
さは、たとえば１００〜２００ｎｍ程度である。
【００３６】次に、図４に示すように、レジストパター
ン２７をマスクとして窒化シリコン膜２６をエッチング
し、ＬＯＣＯＳ型素子分離領域の窒化シリコン膜２６を
除去する。次いで、図５に示すように、後にｎ型ウェル
４が形成される薄膜シリコン層３へｎ型不純物を導入し
てｎ型拡散層１９ａを形成し、後にｐ型ウェル１２が形
成される薄膜シリコン層３へｐ型不純物（たとえば、ボ
ロン（Ｂ））を加速エネルギー２０ｋｅＶ、ドーズ量２
×１０14ｃｍ-2の条件で導入してｐ型拡散層１９ｂを形
成する。この際、上記ｎ型不純物およびｐ型不純物は、
薄膜シリコン層３の表面から深さ方向のほぼ中央までの
領域に導入される。
ン２７をマスクとして窒化シリコン膜２６をエッチング
し、ＬＯＣＯＳ型素子分離領域の窒化シリコン膜２６を
除去する。次いで、図５に示すように、後にｎ型ウェル
４が形成される薄膜シリコン層３へｎ型不純物を導入し
てｎ型拡散層１９ａを形成し、後にｐ型ウェル１２が形
成される薄膜シリコン層３へｐ型不純物（たとえば、ボ
ロン（Ｂ））を加速エネルギー２０ｋｅＶ、ドーズ量２
×１０14ｃｍ-2の条件で導入してｐ型拡散層１９ｂを形
成する。この際、上記ｎ型不純物およびｐ型不純物は、
薄膜シリコン層３の表面から深さ方向のほぼ中央までの
領域に導入される。
【００３７】次に、図６に示すように、窒化シリコン膜
２６をマスクとした選択酸化法によって、ＬＯＣＯＳ型
素子分離領域の薄膜シリコン層３の表面に厚さ約０. ２
μｍ程度のＬＯＣＯＳ酸化膜１８を形成する。
２６をマスクとした選択酸化法によって、ＬＯＣＯＳ型
素子分離領域の薄膜シリコン層３の表面に厚さ約０. ２
μｍ程度のＬＯＣＯＳ酸化膜１８を形成する。
【００３８】次いで、図７に示すように、レジストパタ
ーン２８をマスクとして溝型素子分離領域の窒化シリコ
ン膜２６、酸化シリコン膜２５および薄膜シリコン層３
を順次エッチングし、最小加工寸法の２〜３倍程度の幅
を有し、埋め込み酸化膜２に達する深さの溝１６を形成
する。この際、溝１６の幅は最小加工寸法の２〜３倍程
度、その深さは上記幅の２倍以下に設定される。
ーン２８をマスクとして溝型素子分離領域の窒化シリコ
ン膜２６、酸化シリコン膜２５および薄膜シリコン層３
を順次エッチングし、最小加工寸法の２〜３倍程度の幅
を有し、埋め込み酸化膜２に達する深さの溝１６を形成
する。この際、溝１６の幅は最小加工寸法の２〜３倍程
度、その深さは上記幅の２倍以下に設定される。
【００３９】次に、図８に示すように、化学的気相成長
法（Chemical Vapor Deposition ：ＣＶＤ）法によっ
て、たとえば、０. ３μｍ程度の厚さの酸化シリコン膜
１７を窒化シリコン膜２６の上層に堆積する。酸化シリ
コン膜１７の厚さの下限は、溝１６の深さとほぼ同じ厚
さまたは溝１６の幅の（２）-1/2であり、その上限は、
形成時間、膜厚の均一性または膜の応力などによって決
まり、たとえば約１. ０μｍである。
法（Chemical Vapor Deposition ：ＣＶＤ）法によっ
て、たとえば、０. ３μｍ程度の厚さの酸化シリコン膜
１７を窒化シリコン膜２６の上層に堆積する。酸化シリ
コン膜１７の厚さの下限は、溝１６の深さとほぼ同じ厚
さまたは溝１６の幅の（２）-1/2であり、その上限は、
形成時間、膜厚の均一性または膜の応力などによって決
まり、たとえば約１. ０μｍである。
【００４０】次いで、図９に示すように、窒化シリコン
膜２６をストッパとして化学的機械研磨（Chemical Mec
hanical Polishing ：ＣＭＰ）法によって、酸化シリコ
ン膜１７の表面を研磨する。上記溝１６の幅を最小加工
寸法の２〜３倍程度、その深さを上記幅の２倍以下に限
定し、さらに酸化シリコン膜１７の形成膜厚を限定する
ことによって、一度のＣＭＰ工程で酸化シリコン膜１７
の表面を平坦化できて、溝１６の内部に酸化シリコン膜
１７を埋め込むことができる。
膜２６をストッパとして化学的機械研磨（Chemical Mec
hanical Polishing ：ＣＭＰ）法によって、酸化シリコ
ン膜１７の表面を研磨する。上記溝１６の幅を最小加工
寸法の２〜３倍程度、その深さを上記幅の２倍以下に限
定し、さらに酸化シリコン膜１７の形成膜厚を限定する
ことによって、一度のＣＭＰ工程で酸化シリコン膜１７
の表面を平坦化できて、溝１６の内部に酸化シリコン膜
１７を埋め込むことができる。
【００４１】次に、図１０に示すように、窒化シリコン
膜２６を除去した後、薄膜シリコン層３にｎ型ウェル４
およびｐ型ウェル１２を形成する。次いで、レジストパ
ターンをマスクとしてｐチャネル型ＭＩＳＦＥＴＱ1 の
チャネル領域へｐ型不純物（たとえば、Ｂ）を導入し
て、しきい値電圧制御層７を形成し、同様に、レジスト
パターンをマスクとしてｎチャネル型ＭＩＳＦＥＴＱ2
のチャネル領域へｐ型不純物（たとえば、Ｂ）を導入し
て、しきい値電圧制御層１５を形成する。
膜２６を除去した後、薄膜シリコン層３にｎ型ウェル４
およびｐ型ウェル１２を形成する。次いで、レジストパ
ターンをマスクとしてｐチャネル型ＭＩＳＦＥＴＱ1 の
チャネル領域へｐ型不純物（たとえば、Ｂ）を導入し
て、しきい値電圧制御層７を形成し、同様に、レジスト
パターンをマスクとしてｎチャネル型ＭＩＳＦＥＴＱ2
のチャネル領域へｐ型不純物（たとえば、Ｂ）を導入し
て、しきい値電圧制御層１５を形成する。
【００４２】次に、図１１に示すように、酸化シリコン
膜２５を除去した後、薄膜シリコン層３の表面に酸化シ
リコン層によって構成されるゲート絶縁膜８を約６. ５
ｎｍの厚さで形成し、次いでＳＯＩ基板上にＣＶＤ法で
リン（Ｐ）を添加した多結晶シリコン膜（図示せず）を
堆積する。次いで、レジストパターンをマスクとして上
記多結晶シリコン膜をエッチングし、多結晶シリコン膜
によって構成されるゲート電極９を形成する。
膜２５を除去した後、薄膜シリコン層３の表面に酸化シ
リコン層によって構成されるゲート絶縁膜８を約６. ５
ｎｍの厚さで形成し、次いでＳＯＩ基板上にＣＶＤ法で
リン（Ｐ）を添加した多結晶シリコン膜（図示せず）を
堆積する。次いで、レジストパターンをマスクとして上
記多結晶シリコン膜をエッチングし、多結晶シリコン膜
によって構成されるゲート電極９を形成する。
【００４３】次に、レジストパターンでｐ型ウェル１２
上を覆った後、ゲート電極９をマスクとしてｎ型ウェル
４にイオン打ち込み法によってｐ型不純物（たとえば、
フッ化ボロン（ＢＦ2 ））を導入し、ｐチャネル型ＭＩ
ＳＦＥＴＱ1 のソース、ドレインの一部を構成する低濃
度のｐ- 型半導体領域５を形成する。
上を覆った後、ゲート電極９をマスクとしてｎ型ウェル
４にイオン打ち込み法によってｐ型不純物（たとえば、
フッ化ボロン（ＢＦ2 ））を導入し、ｐチャネル型ＭＩ
ＳＦＥＴＱ1 のソース、ドレインの一部を構成する低濃
度のｐ- 型半導体領域５を形成する。
【００４４】同様に、レジストパターンでｎ型ウェル４
上を覆った後、ゲート電極９をマスクとしてｐ型ウェル
１２にイオン打ち込み法によってｎ型不純物（たとえ
ば、砒素（Ａｓ））を導入し、ｎチャネル型ＭＩＳＦＥ
ＴＱ2 のソース、ドレインの一部を構成する低濃度のｎ
- 型半導体領域１３を形成する。
上を覆った後、ゲート電極９をマスクとしてｐ型ウェル
１２にイオン打ち込み法によってｎ型不純物（たとえ
ば、砒素（Ａｓ））を導入し、ｎチャネル型ＭＩＳＦＥ
ＴＱ2 のソース、ドレインの一部を構成する低濃度のｎ
- 型半導体領域１３を形成する。
【００４５】次に、図１２に示すように、ＳＯＩ基板上
にＣＶＤ法で堆積した酸化シリコン膜または窒化シリコ
ン膜（図示せず）をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極９の側壁にサイドウォー
ルスペーサ１０を形成する。
にＣＶＤ法で堆積した酸化シリコン膜または窒化シリコ
ン膜（図示せず）をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極９の側壁にサイドウォー
ルスペーサ１０を形成する。
【００４６】次に、レジストパターンでｐ型ウェル１２
上を覆った後、ゲート電極９およびサイドウォールスペ
ーサ１０をマスクとしてｎ型ウェル４にイオン打ち込み
法によってｐ型不純物（たとえば、ＢＦ2 ）を導入し、
ｐチャネル型ＭＩＳＦＥＴＱ1 のソース、ドレインの他
の一部を構成する高濃度のｐ+ 型半導体領域６を形成す
る。この時、キャリア引き抜き用電極部のｐ+ 型拡散層
２３も同時に形成する。
上を覆った後、ゲート電極９およびサイドウォールスペ
ーサ１０をマスクとしてｎ型ウェル４にイオン打ち込み
法によってｐ型不純物（たとえば、ＢＦ2 ）を導入し、
ｐチャネル型ＭＩＳＦＥＴＱ1 のソース、ドレインの他
の一部を構成する高濃度のｐ+ 型半導体領域６を形成す
る。この時、キャリア引き抜き用電極部のｐ+ 型拡散層
２３も同時に形成する。
【００４７】ここで、ｐ+ 型半導体領域６の底面から埋
め込み酸化膜２までの距離が０. ３μｍ以下となるよう
に、上記ｐ型不純物の打ち込み条件、たとえばエネルギ
ーまたはドーズ量は設定される。
め込み酸化膜２までの距離が０. ３μｍ以下となるよう
に、上記ｐ型不純物の打ち込み条件、たとえばエネルギ
ーまたはドーズ量は設定される。
【００４８】同様に、レジストパターンでｎ型ウェル４
上を覆った後、ゲート電極９およびサイドウォールスペ
ーサ１０をマスクとしてｐ型ウェル１２にイオン打ち込
み法によってｎ型不純物（たとえば、Ｐ）を導入し、ｎ
チャネル型ＭＩＳＦＥＴＱ2のソース、ドレインの他の
一部を構成する高濃度のｎ+ 型半導体領域１４を形成す
る。この時、キャリア引き抜き用電極部のｎ+ 型拡散層
２２も同時に形成する。
上を覆った後、ゲート電極９およびサイドウォールスペ
ーサ１０をマスクとしてｐ型ウェル１２にイオン打ち込
み法によってｎ型不純物（たとえば、Ｐ）を導入し、ｎ
チャネル型ＭＩＳＦＥＴＱ2のソース、ドレインの他の
一部を構成する高濃度のｎ+ 型半導体領域１４を形成す
る。この時、キャリア引き抜き用電極部のｎ+ 型拡散層
２２も同時に形成する。
【００４９】ここで、ｎ+ 型半導体領域１４の底面から
埋め込み酸化膜２までの距離が０.１５. μｍ以下とな
るように、上記ｎ型不純物の打ち込み条件、たとえばエ
ネルギーまたはドーズ量は設定される。
埋め込み酸化膜２までの距離が０.１５. μｍ以下とな
るように、上記ｎ型不純物の打ち込み条件、たとえばエ
ネルギーまたはドーズ量は設定される。
【００５０】次に、厚さ３０〜５０ｎｍのチタン膜（図
示せず）をスパッタリング法またはＣＶＤ法によってＳ
ＯＩ基板上に堆積する。その後、窒素雰囲気中で６００
〜７００℃の温度でＲＴＡ（Rapid Thermal Annealing
）法により熱処理（第１アニール）を行なう。この第
１アニールによって、高抵抗のチタンシリサイド膜（Ｔ
ｉＳｉx （０＜ｘ＜２））をｐチャネル型ＭＩＳＦＥＴ
Ｑ1 のゲート電極９の表面およびｐ+ 型半導体領域６の
表面、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲート電極９の
表面およびｎ+ 型半導体領域１４の表面、キャリア引き
抜き用電極部のｐ+ 型拡散層２３の表面、ならびにキャ
リア引き抜き用電極部のｎ+ 型拡散層２２の表面に形成
する。
示せず）をスパッタリング法またはＣＶＤ法によってＳ
ＯＩ基板上に堆積する。その後、窒素雰囲気中で６００
〜７００℃の温度でＲＴＡ（Rapid Thermal Annealing
）法により熱処理（第１アニール）を行なう。この第
１アニールによって、高抵抗のチタンシリサイド膜（Ｔ
ｉＳｉx （０＜ｘ＜２））をｐチャネル型ＭＩＳＦＥＴ
Ｑ1 のゲート電極９の表面およびｐ+ 型半導体領域６の
表面、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲート電極９の
表面およびｎ+ 型半導体領域１４の表面、キャリア引き
抜き用電極部のｐ+ 型拡散層２３の表面、ならびにキャ
リア引き抜き用電極部のｎ+ 型拡散層２２の表面に形成
する。
【００５１】次に、未反応のチタン膜をＨ2 Ｏ2 ：ＮＨ
4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８００
〜９００℃の温度でＲＴＡ法により熱処理（第２アニー
ル）を行ない、上記高抵抗のチタンシリサイド膜を低抵
抗のチタンシリサイド膜（ＴｉＳｉ2 ）１１に変える。
4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８００
〜９００℃の温度でＲＴＡ法により熱処理（第２アニー
ル）を行ない、上記高抵抗のチタンシリサイド膜を低抵
抗のチタンシリサイド膜（ＴｉＳｉ2 ）１１に変える。
【００５２】その後、図１３に示すように、ＳＯＩ基板
上に層間絶縁膜２０を堆積し、この層間絶縁膜２０をエ
ッチングしてコンタクトホール２１ａ，２１ｂ，２１ｃ
を開孔し、次いで、層間絶縁膜２０上に堆積した金属膜
（図示せず）をエッチングして配線層２４ａ，２４ｂ，
２４ｃを形成することにより、前記図１および図２に示
した本実施の形態１のＣＭＯＳＦＥＴが完成する。
上に層間絶縁膜２０を堆積し、この層間絶縁膜２０をエ
ッチングしてコンタクトホール２１ａ，２１ｂ，２１ｃ
を開孔し、次いで、層間絶縁膜２０上に堆積した金属膜
（図示せず）をエッチングして配線層２４ａ，２４ｂ，
２４ｃを形成することにより、前記図１および図２に示
した本実施の形態１のＣＭＯＳＦＥＴが完成する。
【００５３】なお、本実施の形態では、零バイアスでの
ソース、ドレインの空乏層が常に埋め込み酸化膜２と接
した状態となるように、ｐチャネル型ＭＩＳＦＥＴＱ1
のソース、ドレインの一部を構成するｐ+ 型半導体領域
６の深さ、ｎチャネル型ＭＩＳＦＥＴＱ2 のソース、ド
レインの一部を構成するｎ+ 型半導体領域１４の深さ、
および薄膜シリコン層３の厚さを設定したが、ｐチャネ
ル型ＭＩＳＦＥＴＱ1のソース、ドレインの一部を構成
するｐ+ 型半導体領域６の底面、およびｎチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース、ドレインの一部を構成するｎ
+ 型半導体領域１４の底面が埋め込み酸化膜２と接して
もよい。
ソース、ドレインの空乏層が常に埋め込み酸化膜２と接
した状態となるように、ｐチャネル型ＭＩＳＦＥＴＱ1
のソース、ドレインの一部を構成するｐ+ 型半導体領域
６の深さ、ｎチャネル型ＭＩＳＦＥＴＱ2 のソース、ド
レインの一部を構成するｎ+ 型半導体領域１４の深さ、
および薄膜シリコン層３の厚さを設定したが、ｐチャネ
ル型ＭＩＳＦＥＴＱ1のソース、ドレインの一部を構成
するｐ+ 型半導体領域６の底面、およびｎチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース、ドレインの一部を構成するｎ
+ 型半導体領域１４の底面が埋め込み酸化膜２と接して
もよい。
【００５４】この際、チャネル領域に発生した少数キャ
リアはゲート電極９の下の領域を通してのみ拡散するの
で、少数キャリアを拡散するための通路の断面積が小さ
くなり、少数キャリアが蓄積されやすくなる。そこで、
ｎ型ウェル４およびｐ型ウェル１２の不純物濃度を高く
設定する、または基板浮遊効果の大きいｎチャネル型Ｍ
ＩＳＦＥＴＱ2 が形成されるｐ型ウェル１２の不純物濃
度だけを高く設定することによって、少数キャリアの拡
散効果を向上してもよい。
リアはゲート電極９の下の領域を通してのみ拡散するの
で、少数キャリアを拡散するための通路の断面積が小さ
くなり、少数キャリアが蓄積されやすくなる。そこで、
ｎ型ウェル４およびｐ型ウェル１２の不純物濃度を高く
設定する、または基板浮遊効果の大きいｎチャネル型Ｍ
ＩＳＦＥＴＱ2 が形成されるｐ型ウェル１２の不純物濃
度だけを高く設定することによって、少数キャリアの拡
散効果を向上してもよい。
【００５５】また、本実施の形態では、ｐチャネル型Ｍ
ＩＳＦＥＴＱ1 およびｎチャネル型ＭＩＳＦＥＴＱ2 の
ゲート電極９を多結晶シリコン膜で構成したが、図１４
に示すように、金属膜２９と多結晶シリコン膜３０との
積層膜を用いてもよい。この際、ゲート電極９の上部を
構成する金属膜２９の上層には、絶縁膜３１、たとえば
酸化シリコン膜または窒化シリコン膜を設けることによ
って、チタンシリサイド膜１１が金属膜２９の上層に形
成されるのを防ぐことができる。
ＩＳＦＥＴＱ1 およびｎチャネル型ＭＩＳＦＥＴＱ2 の
ゲート電極９を多結晶シリコン膜で構成したが、図１４
に示すように、金属膜２９と多結晶シリコン膜３０との
積層膜を用いてもよい。この際、ゲート電極９の上部を
構成する金属膜２９の上層には、絶縁膜３１、たとえば
酸化シリコン膜または窒化シリコン膜を設けることによ
って、チタンシリサイド膜１１が金属膜２９の上層に形
成されるのを防ぐことができる。
【００５６】また、本実施の形態では、ｐチャネル型Ｍ
ＩＳＦＥＴＱ1 のゲート電極９の表面およびｐ+ 型半導
体領域６の表面、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲー
ト電極９の表面およびｎ+ 型半導体領域１４の表面、キ
ャリア引き抜き用電極部のｐ+ 型拡散層２３の表面、な
らびにキャリア引き抜き用電極部のｎ+ 型拡散層２２の
表面にチタンシリサイド膜１１を形成したが、その他の
シリサイド膜、たとえばコバルトシリサイド（ＣｏＳｉ
2 ）膜などを形成してもよい。
ＩＳＦＥＴＱ1 のゲート電極９の表面およびｐ+ 型半導
体領域６の表面、ｎチャネル型ＭＩＳＦＥＴＱ2 のゲー
ト電極９の表面およびｎ+ 型半導体領域１４の表面、キ
ャリア引き抜き用電極部のｐ+ 型拡散層２３の表面、な
らびにキャリア引き抜き用電極部のｎ+ 型拡散層２２の
表面にチタンシリサイド膜１１を形成したが、その他の
シリサイド膜、たとえばコバルトシリサイド（ＣｏＳｉ
2 ）膜などを形成してもよい。
【００５７】このように、本実施の形態では、零バイア
スにおけるｐチャネル型ＭＩＳＦＥＴＱ1 のソース、ド
レインの一部を構成するｐ+ 型半導体領域６およびｎチ
ャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインの一部を
構成するｎ+ 型半導体領域１４の空乏層を常に埋め込み
酸化膜２と接した状態とし、さらに、ｐチャネル型ＭＩ
ＳＦＥＴＱ1 のソース、ドレインおよびｎチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース、ドレインが形成された活性領
域の端部を溝１６に埋め込まれた酸化シリコン膜１７に
よって素子分離することによって、寄生容量を低減する
ことができる。また、チャネル領域で発生した少数キャ
リアが、ＬＯＣＯＳ酸化膜１８の下に設けられた０. ０
２〜０. １５μｍの厚さの薄膜シリコン層３を通って拡
散するので、少数キャリアの蓄積によるｐチャネル型Ｍ
ＩＳＦＥＴＱ1 およびｎチャネル型ＭＩＳＦＥＴＱ2 の
各々のしきい値電圧の変化を抑えることができる。
スにおけるｐチャネル型ＭＩＳＦＥＴＱ1 のソース、ド
レインの一部を構成するｐ+ 型半導体領域６およびｎチ
ャネル型ＭＩＳＦＥＴＱ2 のソース、ドレインの一部を
構成するｎ+ 型半導体領域１４の空乏層を常に埋め込み
酸化膜２と接した状態とし、さらに、ｐチャネル型ＭＩ
ＳＦＥＴＱ1 のソース、ドレインおよびｎチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース、ドレインが形成された活性領
域の端部を溝１６に埋め込まれた酸化シリコン膜１７に
よって素子分離することによって、寄生容量を低減する
ことができる。また、チャネル領域で発生した少数キャ
リアが、ＬＯＣＯＳ酸化膜１８の下に設けられた０. ０
２〜０. １５μｍの厚さの薄膜シリコン層３を通って拡
散するので、少数キャリアの蓄積によるｐチャネル型Ｍ
ＩＳＦＥＴＱ1 およびｎチャネル型ＭＩＳＦＥＴＱ2 の
各々のしきい値電圧の変化を抑えることができる。
【００５８】さらに、溝型素子分離領域を構成する酸化
シリコン膜１７が埋め込まれる溝１６の幅を最小加工寸
法の２〜３倍程度、その深さを幅の２倍以下とし、酸化
シリコン膜１７の形成膜厚を限定することにより、一度
のＣＭＰ工程で酸化シリコン膜１７の表面の平坦化と埋
め込みが可能となるので、製造工程数の著しい増加をま
ねくことなく、ＬＯＣＯＳ酸化膜１８によって構成され
るＬＯＣＯＳ型素子分離領域と溝１６に埋め込まれた酸
化シリコン膜１７によって構成される溝型素子分離領域
とを形成することができる。
シリコン膜１７が埋め込まれる溝１６の幅を最小加工寸
法の２〜３倍程度、その深さを幅の２倍以下とし、酸化
シリコン膜１７の形成膜厚を限定することにより、一度
のＣＭＰ工程で酸化シリコン膜１７の表面の平坦化と埋
め込みが可能となるので、製造工程数の著しい増加をま
ねくことなく、ＬＯＣＯＳ酸化膜１８によって構成され
るＬＯＣＯＳ型素子分離領域と溝１６に埋め込まれた酸
化シリコン膜１７によって構成される溝型素子分離領域
とを形成することができる。
【００５９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６１】本発明によれば、製造工程の著しい増加を
必要とすることなく、寄生容量の増加および基板浮遊効
果を抑えた高信頼度のＣＭＯＳＦＥＴを有する半導体集
積回路装置を実現することができる。
必要とすることなく、寄生容量の増加および基板浮遊効
果を抑えた高信頼度のＣＭＯＳＦＥＴを有する半導体集
積回路装置を実現することができる。
【図１】本発明の一実施の形態であるＣＭＯＳＦＥＴを
示すＳＯＩ基板の要部平面図である。
示すＳＯＩ基板の要部平面図である。
【図２】図１のII−II′線におけるＳＯＩ基板の要部断
面図である。
面図である。
【図３】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳＦＥＴの
製造方法を示すＳＯＩ基板の要部断面図である。
製造方法を示すＳＯＩ基板の要部断面図である。
【図１０】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
の製造方法を示すＳＯＩ基板の要部断面図である。
【図１１】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
の製造方法を示すＳＯＩ基板の要部断面図である。
【図１２】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
の製造方法を示すＳＯＩ基板の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
の製造方法を示すＳＯＩ基板の要部断面図である。
【図１４】本発明の一実施の形態であるＣＭＯＳＦＥＴ
の製造方法を示すＳＯＩ基板の要部断面図である。
の製造方法を示すＳＯＩ基板の要部断面図である。
１ 支持基板 ２ 埋め込み酸化膜 ３ 薄膜シリコン層 ４ ｎ型ウェル ５ ｐ- 型半導体領域 ６ ｐ+ 型半導体領域 ７ しきい値電圧制御層 ８ ゲート絶縁膜 ９ ゲート電極 １０ サイドウォールスペーサ １１ チタンシリサイド膜 １２ ｐ型ウェル １３ ｎ- 型ウェル １４ ｎ+ 型ウェル １５ しきい値電圧制御層 １６ 溝 １７ 酸化シリコン膜 １８ ＬＯＣＯＳ酸化膜 １９ａ ｎ型拡散層 １９ｂ ｐ型拡散層 ２０ 層間絶縁膜 ２１ａ コンタクトホール ２１ｂ コンタクトホール ２１ｃ コンタクトホール ２２ ｎ+ 型拡散層 ２３ ｐ+ 型拡散層 ２４ａ 配線層 ２４ｂ 配線層 ２４ｃ 配線層 ２５ 酸化シリコン膜 ２６ 窒化シリコン膜 ２７ レジストパターン ２８ レジストパターン ２９ 金属膜 ３０ 多結晶シリコン膜 ３１ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 隆英 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大塚 文雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 一瀬 勝彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA13 BA01 CA03 CA17 CA20 DA02 DA24 DA33 DA34 DA43 DA78 5F048 AC03 BA01 BA09 BB05 BC06 BE03 BG01 BG12 DA23 DA25 DA26 5F110 AA02 AA15 BB04 DD05 EE09 EE32 EE45 FF02 GG02 GG12 HJ13 HL05 NN02 QQ05 QQ19
Claims (9)
- 【請求項１】 支持基板上に埋め込み絶縁膜を介して設
けられた薄膜シリコン層にＭＩＳトランジスタを有する
半導体集積回路装置であって、前記薄膜シリコン層の主
面上に設けられた素子分離領域が、前記埋め込み絶縁膜
に接しないＬＯＣＯＳ絶縁膜によって構成される第１の
素子分離領域と、前記埋め込み絶縁膜に達する溝に埋め
込まれた絶縁膜によって構成される第２の素子分離領域
とからなることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第２の素子分離領域は、前記ＭＩＳトランジ
スタが形成される活性領域の端部の一部に接して形成さ
れていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記溝は、最小加工寸法の２〜３倍程度の幅と、
前記幅の２倍以下の深さを有することを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記第１の素子分離領域を構成するＬＯＣＯＳ絶
縁膜の上面と、前記第２の素子分離領域を構成する絶縁
膜の上面とが、ほぼ同じ高さであることを特徴とする半
導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、前記第１の素子分離領域を構成するＬＯＣＯＳ絶
縁膜と前記埋め込み絶縁膜との間の前記薄膜シリコン層
の厚さは、０. ０２〜０. １５μｍであることを特徴と
する半導体集積回路装置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、前記第２の素子分離領域は、前記ＭＩＳトランジ
スタのゲート電極のゲート幅方向と平行に配置されてい
ることを特徴とする半導体集積回路装置。 - 【請求項７】 支持基板上に埋め込み絶縁膜を介して設
けられた薄膜シリコン層にＭＩＳトランジスタを形成す
る半導体集積回路装置の製造方法であって、(a).前記薄
膜シリコン層上に第１の絶縁膜および第２の絶縁膜を順
次堆積した後、第１の素子分離領域の前記第２の絶縁膜
および前記第１の絶縁膜を順次除去する工程と、(b).前
記支持基板に熱酸化処理を施すことによって、前記第１
の素子分離領域の前記薄膜シリコン層の表面に、前記埋
め込み絶縁膜に接しないＬＯＣＯＳ絶縁膜を形成する工
程と、(c).第２の素子分離領域の前記第２の絶縁膜、前
記第１の絶縁膜および前記薄膜シリコン層を順次除去し
て、前記埋め込み絶縁膜に達する溝を形成する工程と、
(d).前記支持基板上に第３の絶縁膜を形成した後、前記
第３の絶縁膜の表面を平坦化して、前記溝に前記第３の
絶縁膜を埋め込む工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法において、前記第３の絶縁膜の表面は、前記第２
の絶縁膜をストッパとした化学的機械研磨法によって平
坦化されることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項９】 請求項７記載の半導体集積回路装置の製
造方法において、前記第３の絶縁膜の形成膜厚の下限は
前記溝の深さまたは前記溝の幅の（２）-1/2と同じ厚さ
であり、上限は１. ０μｍ程度であることを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102509A JP2000294794A (ja) | 1999-04-09 | 1999-04-09 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102509A JP2000294794A (ja) | 1999-04-09 | 1999-04-09 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294794A true JP2000294794A (ja) | 2000-10-20 |
Family
ID=14329368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102509A Pending JP2000294794A (ja) | 1999-04-09 | 1999-04-09 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294794A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208705A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2003174172A (ja) * | 2001-09-26 | 2003-06-20 | Seiko Epson Corp | 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器 |
| US6933569B2 (en) | 2002-12-06 | 2005-08-23 | Nec Corporation | Soi mosfet |
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| JP2009044170A (ja) * | 2001-02-07 | 2009-02-26 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路 |
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-
1999
- 1999-04-09 JP JP11102509A patent/JP2000294794A/ja active Pending
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