SOI層を極めて薄く(典型的には10nm)形成することが必要とされる、微細完全空乏化型SOI−MOSFETでは、余剰キャリアの経路であるウェル領域111(以下キャリア経路)が薄くなるので、キャリア経路の抵抗が増してしまう。キャリア経路の抵抗を下げるためには、キャリア経路の不純物濃度をチャネル形成領域よりも高くする必要があるが、素子領域の位置と自己整合的に、キャリア経路に高濃度の不純物を導入する手段は知られていない。
図42が記載される特許文献1には、分離用絶縁膜106を形成する方法が記載されていないが、この素子分離方法はバルク基板上のFETにおいて、LOCOS法あるいはトレンチ分離が実用化される以前に一般的に用いられた方法と同様と考えられる。バルク基板上のFETにおいて一般的な工程をSOI基板に当てはめると、図45のようになる。まず、気相からの拡散などを用いて、シリコン層103(通常はシリコン基板)に不純物を導入する(図45(a))。次に熱酸化、あるいはCVDによって、シリコン層103上に分離絶縁層106を成長させる(図45(b))。次に、分離絶縁層106をウェットエッチングによりパターニングすれば、図45(c)のような形状が得られる。ここで、分離絶縁層106が除去された部分はトランジスタが形成される素子領域となり、分離絶縁層106の下部がキャリア経路となる。しかし、この方法では、キャリア経路にチャネル形成領域よりも高い濃度の不純物を導入できず、SOI層が薄く、キャリア経路の不純物濃度を高くする必要がある微細な完全空乏化型SOI−MOSFETには不向きである。
また、従来の文献には記されていないが、仮に図46のようにフォトレジスト、あるいはSiO2膜等からなるマスクパターン116を用いて、分離領域に一旦不純物を導入した後(図46(a))、分離絶縁層106を形成しこれをパターニングすれば、素子分離領域に位置するキャリア経路の不純物濃度を、チャネル形成領域108よりも高くすることが出来る。しかし、キャリア経路の位置と、トランジスタが形成される素子領域の位置が自己整合的に決まらないので、図46(c)に示すような位置ずれを生じる。
また、図43、図44の従来例では、素子分離領域をパターニングする際(LOCOSの工程に対するマスク膜を加工する際、あるいはシリコン層をエッチングして部分トレンチ131を形成する際)、素子領域がレジストにより覆われていることが一般的である。このレジストをマスクにイオン注入を実施すれば、素子分離領域にだけに自己整合的に不純物を導入できる。しかし、チャネル領域のSOI膜厚よりも、キャリア流路におけるSOI膜厚が必然的に薄くなる図43、図44の技術は、極めて薄いSOI層(典型的には10nm)が要求される極微細完全空乏化型SOI−MOSFETにおいては、キャリア経路においてSOI層が消失してしまうか、あるいはキャリア経路として不充分な厚さのSOI層しか残らないので、適用できない。
以上より、チャネル領域よりも高濃度の不純物を、チャネル領域に対して自己整合的に、キャリア経路となる部分に導入することができ、かつ、SOI層が薄いSOI−MOSFETにも適用可能な技術の実現が強く望まれている(第1の課題)。
図42の従来例は、図43、図44の従来例のように、キャリア経路がチャネル領域より薄くなることが無い点においては、薄膜SOI層を用いたSOI−MOSFETへの適用に向いている。しかし、分離絶縁膜6を図45(c)、図46(c)のように加工する際、パターンの端部の形状に急峻性が得られなかったり、パターン形状がマスク寸法と異なったり、あるいはシリコン層に欠陥を発生させる等の問題が発生する。
仮に、図45(c)または図46(c)の工程において、ウェットエッチングにより分離絶縁膜6を加工する場合、エッチングは等方的に進むので、パターンの端部が急峻な形状にならない。また、エッチングが等方的に進むことにより、分離絶縁膜6が横方向にエッチングされ、分離絶縁膜の設けられる領域が小さくなってしまう可能性がある。また、もしドライエッチングにより加工を行えば、パターン端部の急峻性や、マスク寸法からのずれは改善されるが、シリコン層表面がドライエッチングに用いるプラズマに暴露するため、シリコン表面に様々な欠陥が発生する。また、ドライエッチングによりSiO2膜をエッチングする際のシリコンに対する選択比は、ウェットエッチングの場合に比べて小さいので、シリコン層をエッチングしてしまう可能性がある。従って厳密なシリコン膜厚制御が要求される薄膜SOI−MOSFETにドライエッチングによる加工を適用するのは難しい。
以上より、薄膜SOI層を用いたSOI−MOSFETへ適用でき、分離絶縁膜のパターン端部の形状が急峻で、マスク寸法からのずれが小さく、欠陥の発生が少なく、またシリコン層がエッチングされない素子分離技術の実現が強く望まれている(第2の課題)。
図42の従来例は、分離絶縁膜6の上端が、素子領域におけるシリコン層の表面よりも突起している。従って、ゲート電極材料を堆積すると、その表面は分離絶縁膜6の突起を反映した凹凸を持つ。ゲート電極を加工する際、加工される材料の表面が平坦でなければ、レジストパターンが変形し、加工されたゲート電極の形状が変形したものになる。また、ゲート電極材料の表面、あるいはゲート電極材料の下面が平坦でなければ、ゲート電極をRIE(Reactive Ion Etching、反応性イオンエッチング)で加工する際、一部の領域だけで、先にゲート電極のエッチングが終了し、下地のゲート絶縁膜が露出してしまう。この状態で、残りの領域のゲート電極材料を除去するべく、エッチングを進めると、露出したゲート絶縁膜がエッチングされ、さらに下地のシリコン層までがエッチングされてしまい、トランジスタの形状を形成できなくなるという問題が起こる。
以上より、ゲート電極をリソグラフィ及びRIEにより加工する際、加工される材料の表面と下面が平坦となる素子分離技術の実現が強く望まれている(第3の課題)。
図42の従来例において、チャネル領域からボディコンタクトに至るキャリアの経路(以下本明細書においてはキャリア経路と記す)の抵抗を下げるためには、キャリア経路であるウェル領域の不純物濃度を高くすることが望ましい。しかし、ウェル領域の不純物濃度を高くしすぎると、ソース/ドレイン領域とウェル領域との間の電界強度が高くなり、その結果漏れ電流が増大する。
従って、ソース/ドレイン領域と、ウェル領域との間の電界強度を抑制し、漏れ電流を低く保ったまま、キャリア経路の抵抗を下げることができるトランジスタ構造及びその製造方法の実現が強く望まれている(第4の課題)。
本発明の半導体装置の製造方法は、絶縁体上の半導体層上において、素子領域及びボディコンタクト領域を覆うCMPマスクを形成する工程と、全体を前記CMPマスクの材料とは異なる第2の絶縁体で覆い続いてCMPにより第2の絶縁体を平坦化する工程と、CMP工程後により露出した前記CMPマスク材料を除去し、露出した半導体層にはゲート絶縁膜、ゲート電極及び第1導電型のソース/ドレイン領域を持つ電界効果型トランジスタ、もしくは第2導電型の不純物が高濃度に導入されたボディコンタクト領域を形成することを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの材料が、最上層がSi3N4膜よりなる多層膜により形成されることを特徴とする。
本発明の半導体装置の製造方法は、記CMPマスクの材料が、最上層がSi3N4膜、中間層はポリシリコン、最下層がSiO2よりなる三層膜により形成されることを特徴とする。
本発明の半導体装置の製造方法は、素子領域及びボディコンタクト領域以外を覆う前記CMPマスクを形成した後、前記CMPマスクに覆われていない領域、すなわち素子分離領域の半導体層へ第2導電型の不純物を導入することを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの材料が多層膜よりなり、前記多層膜の最上層以外を成す材料のうち少なくとも一部を素子分離領域において残留するように一旦加工し、素子分離領域の半導体層へ、第2導電型の不純物を導入したのち、素子分離領域の表面に残留する材料のうち絶縁体でない材料を除去することを特徴とする。
本発明の半導体装置の製造方法は、絶縁体上の半導体層表面を熱酸化したのちポリシリコン層、Si3N4膜層をこの順に堆積し、素子領域及びボディコンタクト領域以外の、Si3N4膜をフォトリソグラフィおよびRIEを用いて除去し、素子領域及びボディコンタクト領域にSi3N4膜よりなるマスク材料を形成する工程と、素子分離領域の半導体層への第2導電型の不純物導入と素子分離領域での前記ポリシリコン層の除去を行ったのち全体をCVDSiO2膜で覆い、CMPによりCVDSiO2膜を平坦化する工程と、前記CMP工程後により露出したSi3N4膜よりなるマスク材料、及びその下層のポリシリコン層及び熱酸化膜層を除去し、露出した半導体層にはゲート絶縁膜、ゲート電極及び第1導電型のソース/ドレイン領域を持つ電界効果型トランジスタ、もしくは第2導電型の不純物が高濃度に導入されたボディコンタクト領域が形成されることを特徴とする。
本発明の半導体装置の製造方法は、CMPマスクの最上層がCMPに対して耐性を有する上層マスク層、第2層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、最下層がゲート絶縁膜を成す絶縁体より成り、前記CMPマスクの材料とは異なる第2の絶縁体で全体を覆い、続いてCMPにより第2の絶縁体を平坦化した後に、ボディコンタクト領域の全てと、素子領域のうち一部において前記CMPマスクのうち少なくとも最上層と第2層を除去し、残留した前記CMPマスクの第2層を電界効果型トランジスタのゲート電極とし、前記ゲート電極の両側の半導体層にソース/ドレイン領域を形成することにより、電界効果型トランジスタを形成することを特徴とする。
本発明の半導体装置の製造方法は、素子領域及びボディコンタクト領域以外を覆う前記CMPマスクを形成した後、CMPマスクに覆われていない領域、すなわち素子分離領域の半導体層へ、第2導電型の不純物を導入することを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクを形成後、前記CMPマスクの材料とは異なる第2の絶縁体で全体を覆い、続いてCMPにより第2の絶縁体を平坦化した後に、前記CMPマスクの最上層を除去し、全体に導電性のゲート電極上層材料を堆積し、ゲート電極上層材料を加工すると同時に、ボディコンタクト領域の全てと、素子領域のうち一部において前記CMPマスクのうち少なくとも最上層と第2層を除去することを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの最上層がSi3N4膜であることを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの第2層がポリシリコン、最上層が金属であることを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの第2層が、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であることを特徴とする。
本発明の半導体装置の製造方法は、ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であることを特徴とする。
本発明の半導体装置の製造方法は、前記ボディコンタクト領域に隣接するSiO2サイドウォール、あるいはSiO2サイドウォールとCVD酸化膜の一部を除去し、ボディコンタクト開口拡大部を設けることを特徴とする。
本発明の半導体装置の製造方法は、素子領域とボディコンタクト領域を覆うCMPマスクを形成し、前記CMPマスクの材料とは異なる第2の絶縁体で全体を覆い、続いてCMPにより第2の絶縁体を平坦化した後にボディコンタクト領域の全てと、素子領域のうち一部において前記CMPマスクの全層、または多層よりなるCMPマスクの最下層を除いた残りの層を除去し、電界効果型トランジスタのダミーゲート電極を形成し、前記ゲート電極の両側の半導体層に第1導電型の不純物を導入することによりソース/ドレイン領域を形成したのち、全体を第3の絶縁膜で覆い、第3の絶縁膜を平坦化して、前記CMPマスクの上部を露出させ、前記CMPマスクを除去してスリットを形成し、スリット中にゲート電極を形成することを特徴とする。
本発明の半導体装置の製造方法は、第2の絶縁膜をCMPにより平坦化したのち、前記CMPマスクの上部に設けられた層と、第2の絶縁膜を一定の深さまでエッチバックし、CMPに対して耐性を持つ層を堆積し、これを新たに前記CMPマスクの上部層とすることを特徴とする。
本発明の半導体装置の製造方法は、前記CMPマスクの上部にSi3N4よりなる層を持つことを特徴とする。
本発明の半導体装置の製造方法は、CMPマスクの上部に設けられるSi3N4層が、前記CMPマスクの側面も覆うことを特徴とする。
本発明の半導体装置の製造方法は、前記素子領域とボディコンタクト領域を覆うCMPマスクを形成後、前記CMPマスクの側面にサイドウォールを形成し、ボディコンタクト領域を覆うCMPマスクの側面のサイドウォールを除去したのち、素子分離領域に第2導電型の不純物を導入することを特徴とする。
本発明の半導体装置の製造方法は、前記素子領域とボディコンタクト領域を覆うCMPマスクを形成後、前記CMPマスクの側面にサイドウォールを形成したのち、素子分離領域に第2導電型の不純物を導入することと、ボディコンタクト領域に高濃度の不純物を導入する以前に、ボディコンタクト領域の前記CMPマスクの側面を覆うように設けられたサイドウォールの少なくとも一部を除去することを特徴とする。
本発明の半導体装置の製造方法は、前記素子領域とボディコンタクト領域を覆うCMPマスクを形成後、前記素子領域周辺を不純物導入に対するマスクで覆ったのち、半導体層に対してイオン注入を実施する工程と、前記素子領域とボディコンタクト領域を覆うCMPマスクの側面にサイドウォールを形成したのち、素子分離領域に第2導電型の不純物を導入する工程とを持つことを特徴とする。
本発明は、素子領域に対するマスク材料(図1(c)の記号7、図6(a)の記号7、図10(a)の記号7、また、図1の記号10、図6の記号10、図10の記号27のサイドウォール等)を形成し、マスク材料をマスクにキャリア経路11を形成するための不純物導入を行う。チャネル領域やソース/ドレイン領域が形成される素子領域は、マスク材料に覆われた部分に形成されるので、チャネル領域等が形成される素子領域と、キャリア経路を、排他的位置に、自己整合的に形成することができる。従って、キャリア流路への不純物導入と、チャネル領域への不純物導入は異なる工程で行われるので、両者の不純物濃度をそれぞれ独立に制御できる。また、両者の位置は排他的であるので、一方へ導入しようとした不純物が、他方の領域へ導入されてしまうことを防げる。従って、キャリア流路の抵抗を下げるために、キャリア流路に対して、チャネル領域より高濃度の不純物を導入することが可能であり、また、キャリア流路と素子領域とを排他的位置に自己整合的に形成できる。また、素子分離領域に設けられている絶縁膜(記号12、記号29、記号30、記号10)は、シリコン層よりも上方に突起した形状を持つので、シリコン層3は素子領域、素子分離領域ともほぼ同じ厚さを持ち、素子分離領域におけるシリコン層が素子領域より薄くなることがないので、薄膜SOIにも適用できる。以上より、本発明は第1の課題を解決できる。
また、素子分離領域に設けられている絶縁膜(記号12、記号29、記号30、記号10)が、ゲート電極とシリコン層間の寄生容量を低減する作用、及びソース/ドレイン領域形成の不純物導入、チャネル領域への不純物導入、ボディコンタクト部への不純物導入の際に素子分離領域へ不純物が導入されることを防ぐ作用を持つことは、従来の技術における素子分離領域の絶縁膜(図42の記号106、図43の記号129、図44の記号131、132)が持つ作用と同一である。
また、素子分離領域に設けられている絶縁膜の端の垂直形状は、略垂直な形状を持つようRIEにより加工されたマスク材料(図1(c)の7、図6(a)の7、図10(a)の7)端部の垂直形状を反映するので、素子分離領域に設けられる絶縁膜の端部の形状も急峻になる。また、本発明では、素子領域がマスク材料により覆われた状態で、素子分離領域の絶縁膜が形成、加工されるので、従来の技術のように、素子分離領域の絶縁膜を形成する際に素子領域がエッチングダメージを受けることは無い。また、素子分離領域の絶縁膜は、素子形成領域に対して自己整合的に形成される。従って第2の課題が解決される。
第1〜3の実施例において、ゲート電極14(あるいはダミーゲート電極)を形成する材料を堆積したのち、平坦化を実施し、ゲート上層導電体を設けた場合には、ゲート電極材料の表面(あるいはダミーゲート電極材料の表面、ゲート上層導電体の表面)は平坦な形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂直な形状を持ち、斜めの形状を持たないので。ゲート電極材料の下面は水平な形状を持つ。従ってゲート電極をリソグラフィ及びRIEにより加工する際、加工される材料の表面と下面が平坦であり、オーバーエッチングの必要が無く、ゲート電極(あるいはダミーゲート電極)の加工が容易となり、第3の課題が解決される。
また、本発明では、キャリア経路領域とボディコンタクト領域は接するが、キャリア経路領域とソース/ドレイン領域との間には一定の間隔が設けられるので、キャリア経路の抵抗を下げるために、キャリア経路の不純物濃度を高くしても、キャリア経路とソース/ドレイン領域間の電界が抑制され、漏れ電流が低く保たれる。図2(b)に図示した工程においてSiO2サイドウォール10を素子領域を覆うマスク材料の側面だけに残す工程は、キャリア経路領域とソース/ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。第2の実施例において、図6(b)に図示した工程で、サイドウォール10をマスクにキャリア経路を設ける工程と、図9に図示した工程で、ボディコンタクト領域を拡大する工程とを設けたことも、同様にキャリア経路領域とソース/ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。また、第3の実施例において、図10(b)に図示した工程において、あらかじめボディコンタクト領域の周辺にキャリア経路を形成した後、図10(c)の工程でサイドウォールをマスクに再度キャリア経路を形成するための不純物導入を行う工程も、同様にキャリア経路領域とソース/ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。従って、本発明は、第4の課題を解決できる。
本発明の第1の実施例について、図1から図5、図15から図25を参照して説明する。図1から図5の断面図は、完成図である図19におけるa−a'断面の形状を、工程を追って描いたものである。
シリコン基板上1に埋め込み絶縁膜層2を介して単結晶シリコン層3が設けられたSOI(シリコン・オン・インシュレータ)基板を用意する(図1(a))。埋め込み絶縁膜層2の材質はSiO2、厚さは例えば100nmとする。シリコン層3の厚さは典型的には10〜50nmである(図1(a))。
厚さ10nmのパッド酸化膜4を熱酸化により形成後、厚さ20nmのパッドポリシリコン膜5、厚さ150nmのSi3N4膜6を、CVD等の薄膜堆積手段を用いてこの順に堆積する(図1(b))。
素子領域7を形成する領域、ボディコンタクト領域8を形成する領域にのみ、Si3N4膜6を残すよう、フォトリソグラフィおよびRIEを用いて加工する(図1(c))。続いて全体にSiO2膜をCVDにより150nm堆積し、RIEによりエッチバックし、Si3N4膜6の側面に、SiO2サイドウォール10を形成する(図2(a))。
次に素子領域7に位置するSi3N4膜6、及びSiO2サイドウォール10をレジストパターンで覆い、ボディコンタクト領域8を覆うSi3N4膜6の側面にあるSiO2サイドウォール10を除去する。続いてレジストを除去した状態における断面図を図2(b)、平面図を図15にそれぞれ示す。
Si3N4膜6、及びSiO2サイドウォール10をマスクに、シリコン層3に不純物をイオン注入し、続いて不純物を活性化するための熱処理(典型的には900〜1050度10秒)をする。注入される不純物イオンの導電型は、nチャネルトランジスタ周辺ではp型、pチャネルトランジスタ周辺ではn型である。p型不純物となるイオンとして、例えばB+、BF2+、Inを用いる。n型不純物となるイオンとして例えばAs+、P+、Sb+を用いる。これにより、シリコン層3中に不純物濃度が比較的高いキャリア経路11が形成される(図2(c))。pチャネルトランジスタの周辺と、nチャネルトランジスタの周辺で異なる不純物を導入するためには、それぞれに対してイオン注入をする際に、他方をレジストパターンで覆えば良い。
キャリア経路11の不純物濃度は、典型的には1×1018cm−3から1×1020cm−3の範囲である。ドーズ量は、典型的には1×1013cm−2から1×1015cm−2の範囲である。
素子領域7を覆うSi3N4膜6は、SiO2サイドウォール10を持つので、キャリア経路11と素子領域7との間には、不純物の緩衝領域となるスペースが開く。このスペースにおいては、キャリア経路11に導入された不純物が、キャリア経路11から離れるに従い、あるいは後述するように素子領域のソース/ドレイン領域に導入される不純物が、ソース/ドレイン領域から離れるに従い低下するように分布する。不純物分布が急峻である場合、緩衝領域となるスペースに不純物が全く導入されない部分ができても、もちろん構わない。
フッ酸溶液により、SiO2サイドウォール10をエッチング除去した後、Si3N4膜6をマスクに、パッドポリシリコン層5をRIEで除去する。続いて、Si3N4膜6をマスクに、パッド酸化膜層4をRIEにより除去する。この状態における平面図を図16に、図16のa−a’断面図を図3(a)に示す。
全体をCVDSiO2膜12で覆い(図3(b))、Si3N4膜6をストッパとしてCMP(ケミカルメカノポリッシュ)によりCVDSiO2膜12を平坦化し、図3(c)の形状を得る。但し、図面を見やすくするために、図17においてCVD酸化膜12とゲート酸化膜13を省略して描いている。
続いて、素子形成領域7及びボディコンタクト領域8において、熱したリン酸によりSi3N4膜6を除去し、RIE、もしくはフッ酸−硝酸混合液によるウェットエッチングにより、パッドポリシリコン層5を除去し、フッ酸によるウェットエッチングにより、パッド酸化膜層4を除去する。続いて、素子形成領域7及びボディコンタクト領域8において露出したシリコン層3の表面を10nm熱酸化して犠牲酸化膜を形成したのち、フッ酸により犠牲酸化膜を除去する。続いて、2nm熱酸化しゲート酸化膜13を形成し、全面にポリシリコンを200nmCVDにより堆積する。続いてフォトリソグラフィもしくは電子ビーム露光などのリソグラフィ技術と、RIE等のエッチング技術を用いて、堆積したポリシリコンを加工してゲート電極14を形成する(図4(a))。この時、ボディコンタクト領域8に堆積されたポリシリコンは、ゲートの加工と同時に除去させる。
続いて、素子形成領域7において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース/ドレイン領域15を形成する。nチャネルトランジスタのソース/ドレイン領域にはn型の不純物が、pチャネルトランジスタのソース/ドレイン領域にはp型の不純物が、それぞれ高濃度に導入される。キャリア経路11を介してnチャネルトランジスタと接続するボディコンタクト領域8には、p型不純物が、キャリア経路11を介してpチャネルトランジスタと接続するボディコンタクト領域8には、n型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域16が形成される。ゲート電極下部のシリコン層3はチャネル形成領域38となる。この状態における平面図を図17に、図17のa−a’断面図を図4(b)に示す。また、素子領域7、素子分離領域9、ボディコンタクト領域8の位置関係を図18に示す。
nチャネルトランジスタのソース/ドレイン領域と、pチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、pチャネルトランジスタのソース/ドレイン領域と、nチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、nチャネルトランジスタのソース/ドレイン領域、pチャネルトランジスタのボディコンタクト領域、pチャネルトランジスタのソース/ドレイン領域、nチャネルトランジスタのボディコンタクト領域に対して、それぞれ別々の工程(例えば別々のイオン注入工程)において不純物を導入しても良い。
全面にCVDによりSiO2膜を500nm堆積し、CMPにより平坦化して層間絶縁膜17を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース/ドレイン領域15に接続する配線18、ゲート電極に接続する配線41及びボディコンタクト高濃度領域16に接続するボディコンタクト配線19を設ける。この状態における平面図を図19、図19のa−a’断面図を図5に示す。図19の状態におけるb−b’断面を図20に、c−c’断面を図21に示す。
第1の実施例において、パッドポリシリコン層5は、Si3N4膜をRIEによりエッチングする際、シリコン層3が露出するのを防ぐ役割を持つ。パッドポリシリコン層5を省略した場合、Si3N4膜をRIEによりエッチングしている間に、パッド酸化膜層4も同時に除去され、シリコン層3の表面が露出し、シリコン層3がRIEによるエッチングダメージを受ける可能性がある。これに対して、本発明の工程では、Si3N4膜が、パッドポリシリコン層に対して選択的にエッチングされ、パッドポリシリコン層5がSi3N4膜をRIEによりエッチングする際のストッパとなる。また、図3(a)の形状を形成する際、パッド酸化膜4がパッドポリシリコン層5のエッチングに対するストッパとなる。その後パッド酸化膜4をウェットエッチングにより取り除けば、RIEによるシリコン層に対するダメージを解消できる。また、ウェットエッチングに代えてRIEによりパッド酸化膜4を除去しても、パッド酸化膜4は薄いので、シリコン層3に対するダメージを軽減できる。なお、ここでいうシリコン層へのRIEダメージとは、RIEの工程中に、シリコン層がある程度エッチングされてしまうこと、RIE中にシリコン層中に炭素等の汚染物質が侵入、付着すること、及びシリコン層の結晶表面、結晶内部に欠陥が導入されることを言う。
なお、ポリシリコン5が無くとも、低ダメージのRIEによりシリコン層3にダメージを与えずに、Si3N4膜6とSiO2膜4をパターニングできる場合、ポリシリコン5を省略しても良い。この場合、図2(a)に相当する断面は、図23のようになる。また、この時、素子分離領域のSiO2膜4は残留していても良い。図23の形状を形成したあとの工程は、図2(b)から図6と同様である。この場合、図2(b)に相当する形状を形成するためには、ボディコンタクト領域8側のSiO2サイドウォール10をウェットエッチングにより除去する。SiO2サイドウォール10をウェットエッチングする際、Si3N4膜6下のパッド酸化膜3に対して、両側からエッチング液が侵入し、パッド酸化膜4が両側からある一定の位置までエッチングされるが、発明の効果に影響はない。
パッド酸化膜4がエッチングされることを防ぎたい場合は、ボディコンタクト領域8側のSiO2サイドウォール10を除去しなくても良い。但し、ボディコンタクト領域8側のSiO2サイドウォール10をエッチングしない場合、キャリア経路11とボディコンタクト高濃度部16が接触しない。両者を接触させるためには、後述第2の実施例と同じように、図4(b)の工程においてボディコンタクト高濃度領域16を形成する以前の適当な段階(例えば図3(c)の形状形成後、図4(a)の形状形成後など)において、ボディコンタクト領域8がキャリア経路に接するように、ボディコンタクト領域8をRIEによるエッチング、あるいはウェットエッチングにより広げておけば良い。または後述第3の実施例と同じように、SiO2サイドウォール10を形成する材料を堆積する前に、レジストマスクを使用してボディコンタクト領域8周辺にキャリア経路を形成するための不純物を導入すれば良い。なお、ボディコンタクト領域8側のSiO2サイドウォール10を除去しない場合、素子領域7周辺のSiO2サイドウォール10は素子完成後まで残留することになるが、発明の効果に影響は無い。
また、以上に工程を説明するために用いた図面では、ゲート電極14、ソース/ドレイン領域15、ボディコンタクト高濃度領域16が同一断面上に存在しているが、ボディコンタクト高濃度領域16及びボディコンタクト領域8は、キャリア経路11を介してゲート電極14下の半導体層であるチャネル形成領域38と接続していれば、素子分離領域中のいかなる位置に設けられても良い。例えば、図22に示すように、ゲート電極の延長線上に設けられても良い。また、ゲート電極14、ソース/ドレイン領域15、ボディコンタクト高濃度領域16が同一断面上になく、またゲート電極の延長線上にも当たらない位置に、ボディコンタクト高濃度領域16及びボディコンタクト領域8が設けられても良い。
なお、ゲート電極4を形成するための導電性材料(例えばポリシリコン、以下ゲート電極材料)を堆積したのち、これをCMPなどの平坦化工程により平坦化しても良い。平坦化を行うと、ゲート電極材料の上部が平面となるので、ゲート電極の加工性が向上する。ゲート電極4を形成するための導電性材料を平坦化する場合、ゲート電極を素子領域の外側に引き出す部分(ゲート電極引き出し部42)を設けるためには、素子分離領域上にもゲート電極材料を残す必要があるので、素子分離領域上のゲート電極材料21が全く失われない程度に平坦化を行ったのち(図24)、ゲート電極を加工して図4(a)の形状を形成するか、素子分離領域上のゲート電極材料であるポリシリコン(図25中の21)が全て除去されるようにCMPにより平坦化した後、図25のようにゲート電極の加工前にあらためて全体に導電性材料(ゲート上層導電体23)を堆積したのち、ゲート電極材料21とゲート上層導電体23とを加工し、ゲート電極を形成しても良い。なお、ゲート電極材料21とゲート上層導電体23は同じ材料であっても良いし、異なる材料であっても良い。なお、ゲート上層導電体23を堆積させる場合、ゲート電極14は、ゲート電極材料21とゲート上層導電体23との二層構造になる。また、素子分離領域上のゲート電極材料21が全く失われない程度に平坦化を行った上、ゲート上層導電体23を堆積する工程を行っても良い。
本発明の第2の実施例を図6〜図9、及び図26から図34を参照して説明する。図6から図9は、配線工程直前の平面図である図26及び図27において、a−a’と示した位置における断面の形状を、工程を追って描いたものである。なお、図26及び図27にa−a’、b−b’及びc−c’と示した位置は、第1の実施例、図19のa−a’、b−b’及びc−c’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第1の実施例と同じである。
第2の実施例について、図6〜図9を参照して説明する、シリコン基板上1に埋め込み絶縁膜層2を介して単結晶シリコン層3が設けられたSOI(シリコン・オン・インシュレータ)基板を用意する。埋め込み絶縁膜層2の材質はSiO2、厚さは例えば100nmとする。シリコン層3の厚さは典型的には10〜50nmである。基板の構造は図1(a)と同じである。
シリコン層3の表面を熱酸化し、厚さ10mmの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ2nmのゲート酸化膜20を熱酸化により形成する。続いて厚さ200nmのポリシリコン層21、厚さ100nmのSi3N4層22をCVDにより堆積する。素子領域7及びボディコンタクト領域8の双方を除く領域(キャリア経路領域9)において、ポリシリコン層21と、Si3N4層22を除去する(図6(a))。
続いて全体にSiO2膜をCVDにより150nm堆積し、RIEによりエッチバックし、Si3N4膜6の側面に、SiO2サイドウォール10を形成する。続いて、ポリシリコン層21、Si3N4層22、SiO2サイドウォール10をマスクに、シリコン層3にイオン注入等の不純物導入手段により、不純物を導入し、続いて不純物を活性化するための熱処理を行い、キャリア流路領域11を形成する(図6(b))。
なお、サイドウォール10は多層膜により構成しても良い。図31(a)、図31(b)、図32(a)または図32(b)に示すように、サイドウォールSi3N4膜43、サイドウォールSiO2膜44の2重構造としても良い。図31(a)、図31(b)はゲート酸化膜20上にSi3N4膜43を設けた場合、図32(a)、図32(b)は、ゲート酸化膜20上を除去したのちシリコン層3上にSi3N4膜43を設けた場合である。ここで、Si3N4膜43は、サイドウォールを形成するためにSiO2膜44をエッチバックする際にエッチングのストッパとして作用する。また、図31(b)、図32(b)はサイドウォール部を除く素子分離領域で、シリコン層を露出させた形状である。なお、図31(b)においては、サイドウォール部を除く素子分離領域で、ゲート酸化膜20は除去せずに、Si3N4膜43だけを除去しても良い。図31(b)、図32(b)では、キャリア経路を形成する際、Si3N4膜43を通してイオン注入する必要が無いので、イオン注入時にSi3N4膜43中の窒素原子が、シリコン層に入ることが無い。また、図31(b)、図32(b)において、素子分離領域のシリコン表面が露出すると、気相拡散、固相拡散、プラズマドーピングなど、イオン注入以外の不純物導入プロセスが可能となる。また、図31(a)、図32(a)、図32(b)では、ゲート酸化膜20が露出しないので、ウェットエッチングにより、サイドウォールSiO2膜44を除去しても、ゲート酸化膜20が侵食を受けないという長所がある。従って、図31(a)、図32(a)、図32(b)の構造を用いた場合には、第1の実施例の図2(b)から(c)の工程と同様に、素子領域に隣接するサイドウォールSiO2膜44を残し、ボディコンタクト領域に隣接するサイドウォールSiO2膜44を、レジストパターンなどの適当なマスク材料と、ウェットエッチングなどのエッチング手段を用いて除去すれば、第1の実施例と同様に、キャリア経路とボディコンタクト領域が接続する形状が得られる(Si3N4膜43が充分薄くければ、キャリア経路の不純物と、ボディコンタクト領域の不純物は、不純物の横方向広がりにより接触する。Si3N4膜43の厚さは例えば10nmとする。)。続いて第2の実施例と同様の工程を得れば、図8(a)、図8(b)に相当する状態において、キャリア経路とボディコンタクトが接する構造が得られる(図33)。この時、図8(a)、図8(b)のサイドウォールは、図31、図32を参照して説明した多層膜の形状を反映したものになるが、これが発明の効果を損なうことは無い。図31(a)のサイドウォールを用いた場合の完成図を図33に示す。また、図31(a)、図32(a)、図32(b)に示した構造のサイドウォールの一方を除去した後に、サイドウォール部を除く領域のSi3N4膜43をRIE等のエッチング手段により除去しても良い。この場合の形状を図31(a)のサイドウォールを用いた場合について図34に示す。
なお、同様の構造を持つ多層構造のサイドウォール10を第1の実施例または第3の実施例において、SiO2サイドウォール10、または有機膜27(後述)と同様に用いても良い。
全体をCVDSiO2膜12で覆い(図6(c))、Si3N4膜6をストッパとしてCMP(ケミカルメカノポリッシュ)によりCVDSiO2膜12を平坦化し、図7(a)の形状を得る。
続いて、RIEによりSi3N4膜6を除去する。この時、CVDSiO2膜12及びSiO2側壁10の上部も除去される(図7(b))。
全面にタングステンを100nm堆積しゲート上層導電体23とする(図7(c))。
通常のリソグラフィ及びRIE工程により、ゲート上層導電体23及びポリシリコン21をパターニングし、ゲート電極37を形成する。続いて、素子形成領域7において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース/ドレイン領域15を形成する。nチャネルトランジスタのソース/ドレイン領域にはn型の不純物が、pチャネルトランジスタのソース/ドレイン領域にはp型の不純物が、それぞれ高濃度に導入される。キャリア経路11を介してnチャネルトランジスタと接続するボディコンタクト領域8には、p型不純物が、キャリア経路11を介してpチャネルトランジスタと接続するボディコンタクト領域8には、n型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域16が形成される。ゲート電極下部のシリコン層3はチャネル形成領域38となる。この段階での平面図を図26、図26のa−a’断面図を図8(b)に示す。
全面にCVDによりSiO2膜を500nm堆積し、CMPにより平坦化して層間絶縁膜17を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース/ドレイン領域15に接続する配線18、及びボディコンタクト高濃度領域16に接続するボディコンタクト配線19を設け、図8(b)の形状を得る。また、図示していないが、ゲート電極引き出し部に対してはゲート電極配線を、第1の実施例と同様に接続する。
図8(a)の形状を形成する際、ボディコンタクト高濃度領域16を形成する以前に、ボディコンタクト高濃度領域16に隣接するSiO2サイドウォール10、あるいはSiO2サイドウォール10とCVD酸化膜12の一部を、SiO2サイドウォール10適当なレジストパターン等によりなるマスクパターンと、ウェットエッチングあるいはRIE等のエッチング工程を用いることにより除去し、ボディコンタクト開口拡大部24を設けても良い。そののちイオン注入などの不純物導入手段によって、ボディコンタクト高濃度領域16を形成すると、ボディコンタクト高濃度領域16は図8(a)の場合よりも広がり、キャリア経路11に接するように形成できる。ボディコンタクト高濃度領域16とキャリア経路11が接していると、キャリアがボディコンタクトへ至る経路における電気抵抗が小さくなるので好ましい。この場合の形状を図27の平面図、及び図9(a)の断面図に示す。続いて、図8(b)の場合と同様に配線を形成した場合の断面図を図9(b)に示す。
図26のb−b’断面、図27のb−b’断面は、ともに図28に示す構造を持つ。図26のc−c’断面は図29、図27のc−c’断面は図30に示す構造を持つ。
なお、CMPに対するマスク(図6(a)、(b)における)は、最上層がCMPに対する耐性を有する上層マスク層、第2層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、最下層がゲート絶縁膜を成す絶縁体より形成されていれば良く、材料は上記実施例の記載に限定されない。但し、第2層はゲート電極を形成できる材料である必要がある。またゲート上層導電体は、導電性を持つ材料であれば良い。例えば、ポリシリコンまたはシリコン−ゲルマニウム
混晶等の多結晶半導体、タングステンシリサイド、モリブデンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のシリサイド、タングステンシリサイド、モリブデンシリサイド等の金属、TiN、TaNなどの金属化合物であっても良い。また、前記CMPマスクの第2層は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。また、ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。
本発明の第3の実施例を図10〜図14、及び図26から図35を参照して説明する。図6から図9は、配線工程直前の平面図である図26及び図27において、a−a’と示した位置における断面の形状を、工程を追って描いたものである。なお、図26及び図27にa−a’、b−b’及びc−c’と示した位置は、第1の実施例、図19のa−a’、b−b’及びc−c’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第1の実施例と同じである。
第3の実施例を図10〜図14を参照して説明する。なお、各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第1の実施例と同じである。
シリコン基板上1に埋め込み絶縁膜層2を介して単結晶シリコン層3が設けられたSOI(シリコン・オン・インシュレータ)基板を用意する。埋め込み絶縁膜層2の材質はSiO2、厚さは例えば100nmとする。シリコン層3の厚さは典型的には10〜50nmである。基板の構造は図1(a)と同じである。
シリコン層3の表面を熱酸化し、厚さ10mmの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ2nmのダミーゲート絶縁膜25を熱酸化により形成する。続いて厚さ200nmのポリシリコン層を堆積し、素子領域7及びボディコンタクト領域8を除く領域(キャリア流路領域9)において、ダミーゲート絶縁膜25とポリシリコン層を除去し、素子領域7及びボディコンタクト領域8上にダミーゲート絶縁膜25とダミーゲート電極26が積層した構造を形成する(図10(a))。
なお、図10(a)の工程において、ダミーゲート絶縁膜25をエッチングせずに残しても良い。この場合、図10(c)の工程で、BCB膜をエッチバックして有機膜側壁27を形成する際、ダミーゲート絶縁膜25がBCB膜のエッチングに対するストッパとなる。但し、この場合、図11(a)のSi3N4膜の下には、ダミーゲート絶縁膜25が残留する。ダミーゲート絶縁膜25が残留する場合、後述の図13(b)の形状を作成するため、ダミーゲート電極26下のダミーゲート酸化膜25をウェットエッチングにより除去する工程で、図13(b)の手前側及び奥側に位置する素子領域と素子分離領域との境界で、Si3N4膜下のダミーゲート絶縁膜25が横方向(図13(b)の手前及び奥行き方向)にエッチングされる可能性がある。ダミーゲート絶縁膜25に対する横方向のエッチングを抑制したい場合には、ダミーゲート絶縁膜25を残留させないことが好ましい。
次に、素子領域7とその周辺が覆われ、ボディコンタクト領域9とその周辺が露出した形態を持つ、フォトレジストパターン28を形成し、フォトレジストパターン28をマスクに、ボディコンタクト領域9の周辺に比較的高い濃度の不純物を導入し(典型的には1×1018cm−3から1×1020cm−3の範囲の濃度)、キャリア経路11を形成する(図10(b))。
CMOS(相補型電界効果型トランジスタ)を製造する場合、イオン注入に対するマスクパターン(フォトレジスト、EBレジスト等、レジストの露光パターン)は、nチャネルトランジスタのソース/ドレイン領域形成工程、pチャネルトランジスタのソース/ドレイン領域形成工程、nチャネルトランジスタのボディコンタクト形成工程、pチャネルトランジスタのボディコンタクト形成工程のそれぞれに対して用意し、各工程マスクパターンを用いることにより各工程に関わる領域が露出したレジストパターンをウェハ上に設け、各領域に対して不純物を導入すれば良い。
また、CMOSを製造する場合、nチャネルトランジスタのソース/ドレイン領域とpチャネルトランジスタのボディコンタクト領域は同じ導電型であるので、両者に対して同時に不純物を導入しても良い。この場合はこの二つの領域が露出したマスクパターンを用いて二つの領域が露出するレジストパターンをもうける。pチャネルトランジスタのソース/ドレイン領域とnチャネルトランジスタのボディコンタクト領域も同じ導電型であるので、同様に両者に対して同時に不純物を導入しても良い。
続いて全体にBCB(ベンゾシクロブテン)をCVDにより150nm堆積し、RIEによりエッチバックし、ダミーゲート電極の側面に、BCB膜27よりなる側壁を形成する。続いて、ダミーゲート電極26及びBCB膜27をマスクに、シリコン層3に比較的高い濃度の不純物を導入し、素子領域の周辺部においてもキャリア経路11を形成する。この工程により、キャリア経路11と素子領域7接続せず、キャリア経路11とボディコンタクト領域8は接続するという形態が得られる(図10(c))。BCB等の有機膜により形成した側壁はO2プラズマ処理等のドライプロセスで容易に除去できるという特徴がある。
BCB膜を除去後、CVD法により全面にSi3N4膜29を堆積したのち(例えば100nm)、全体をCVDSiO2膜30で覆い(図11(a))、Si3N4膜29をストッパとしてCMP(ケミカルメカノポリッシュ)によりCVDSiO2膜30を平坦化し、図11(b)の形状を得る。
続いて、RIEによりダミーゲート電極上のSi3N4膜29を除去する。この時、CVDSiO2膜30の上部も除去される。続いて全面に第2のSi3N4膜31を堆積する(図12(a))。次に、通常のフォトリソグラフィ及びRIE工程により、第2のSi3N4膜31をパターニングし、さらに素子領域における第2のSi3N4膜31をマスクにダミーゲート電極26をパターニングする。この時、素子領域7には、ダミーゲート膜26と第2のSi3N4膜31との積層構造よりなるダミーゲート32が、キャリア経路領域には、第2のSi3N4膜31からなるCMP用ダミーが形成される(図12(b))。
全面に第2のCVDSiO2膜34を例えば500nm堆積し、第2のSi3N4膜31をストッパとして、CMPにより、第2のCVDSiO2膜34を平坦化すると、図13(a)の形態が得られる。次に、RIEにより、第2のCVDSiO2膜34と、第2のSi3N4膜31の上部をエッチングする。続いてフッ酸−硝酸混合液、またはRIEによりダミーゲート26を除去し、スリット35を形成する図13(b)。
スリット内部に露出してシリコン層を10nm熱酸化して犠牲酸化膜を形成したのち、ウェットエッチングにより犠牲酸化膜を除去する。続いてシリコン表面に熱酸化により厚さ2nmの絶縁膜36を形成し、ゲートスリットがほぼ埋まるよう、全面にタングステンを300nm堆積する。続いてタングステン層をパターニングしてゲート電極37を形成する。このとき、ゲート電極引き出し部は、第2のCVDSiO2膜34の上部に堆積したタングステンをパターニングすることにより形成する。
全面にCVDにより第3のCVDSiO2膜39を500nm堆積し、CMPにより平坦化して層間絶縁膜を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース/ドレイン領域15に接続する配線18、及びボディコンタクト高濃度領域16に接続するボディコンタクト配線19を設け、図14の形状を得る。
また、図12(a)の工程において、第2のSi3N4膜31の下に、第2のダミーゲート材料層46(例えばダミーゲートと同じくポリシリコン)をあらかじめ堆積しておいたのち、ダミーケートゲート電極引き出し部(図19の42参照)のパターンを持つレジストマスクを用いて、第2のSi3N4膜31と、第2のダミーゲート材料層46を同時にパターニングしても良い。これを図35に示す。こうすると、ダミーゲート電極26、第2のダミーゲート材料層46を除去した後、ゲート電極引き出し部を設ける位置において、CVDSiO2膜30上にスリットが形成される。ここで、スリットに導電性材料を埋め込むと、素子領域上のゲート電極と、素子分離領域上のゲート電極引き出し部が同時に形成される。この工程を用いるとゲート電極材料をスリット中に埋め込んだ後に、ゲート電極をパターニングする工程が不要となる。
また、ダミーゲート電極の両側にダミーゲート側壁Si3N4膜45を形成しても良い。これは例えば、Si3N4膜の堆積と、それに続くRIEによるエッチバックにより形成する。こうすると、スリット35を形成した際、スリットの両側がSi3N4膜によって保護されるので、スリット内のウェットエッチング処理、例えば犠牲酸化膜の除去、の際に、スリット周辺の酸化膜がエッチングされることを防ぐことができる。
本発明の第2、第3の実施例において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さとの差(以下段差)は、リソグラフィ、及びゲートエッチング工程を安定に実施する観点から、より小さいことが望ましく、両者間の段差は略等しいことが最も望ましい。両者間の段差は40nm以内であればリソグラフィ、及びゲートエッチング工程に与える影響が低減されるので望ましく、また段差が10nm以内であれば、リソグラフィ、及びゲートエッチング工程に与える影響がほぼ解消できるので、より好ましい。また、これら規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、CMP条件を規定することが望ましい。
本発明の第4の実施例につき説明する。第4の実施例では、第1〜3実施例のそれぞれにおいて示したゲート電極を形成する方法(それぞれ、素子分離形状形成後にゲート材料を堆積する方法、ゲート材料を堆積したのち素子分離形状を形成する方法、ダミーゲート材料を堆積したのち素子分離形状を形成して続いてダミーゲートをゲート電極に置換する方法)と、第1〜3の実施例のそれぞれにおいて示した、ボディコンタクト領域とキャリア経路とをオフセットさせずに、チャネル領域とキャリア経路とをオフセットさせる方法(それぞれ、素子分離形状形成前にサイドウォール(図2では記号10)の一方を除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設けた後素子分離形状形成後のある段階でボディコンタクト部周辺のサイドウォールを除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設ける以前に、素子領域周辺を不純物導入に対するマスクで覆う方法)のいずれを組み合わせても良い。
本発明の第5の実施例につき説明する。第5の実施例では、チャネル形成領域は、最低一つのボディコンタクトに、キャリア経路を通して接続されていれぱ良い。これらの構造を備える単位が、トレンチ分離法、LOCOS分離法等を用いて、絶縁体により互いに分離されていても良い。すなわち、前記単位間が、半導体層が除去された領域(例えば図36、37の完全誘電体分離領域47。なお、完全誘電体分離とは、半導体層領域どうしが絶縁体によって完全に分離されていることを言い、この場合、完全誘電体分離領域47において半導体層8が除去されることによって実現される。)により分離されていても良い。なお、図37は図36のa−a’断面を示す。また、実施例によっては配線形成時にも残留するSiO2サイドウォール(例えば実施例2、図9の記号10)等、素子分離領域形成のための酸化膜(例えぱCVD酸化膜12)と接続する構造については、図37においてはCVD酸化膜12の一部に含まれるものとして描いた。また、ゲート電極14と配線41が接続する部分を、完全誘電体分離領域47上に描いたが、一部、または全部がキャリア経路領域9上にあっても良い。但し、ゲート電極14とシリコン基板1との間の寄生容量を考えると、ゲート電極14と配線41が接続する部分を、完全誘電体分離領域47上にあることが、より好ましい。
また、絶縁体によって互いに分離される一つの単位は、複数のトランジスタと一つのボディコンタクトからなるものでも良く(図38)、また絶縁体によって互いに分離される一つの単位は、一つのトランジスタと複数のボディコンタクトからなるものでも良い(図39、40)。また、絶縁体によって分離される一つの単位は、複数のトランジスタと複数のボディコンタクト(図41)からなるものでも良い。
なお、第5の実施例において、ゲート電極の配置方向とボディコンタクトの位置関係は任意である。すなわち、ボディコンタクトはゲート電極の延長線上にあっても良く、延長線上に無い位置にあっても良い。
本発明のその他の実施例につき説明する。その他の実施例では、図1(a)、図6(a)、図10(a)の工程において、埋め込み絶縁層は通常SiO2であるが、他の絶縁体であっても良い。例えば、Si3N4、あるいは多孔質SiO2であっても良い。また、埋め込み絶縁層の部分に空洞が設けられていても良い。また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜であっても良い。例えば、上層がSi3N4、下層がSiO2より成る2層膜、上層と下層がSiO2、中層がSi3N4よりなる3層膜であっても良い。埋め込み絶縁層の厚さは一般に80nm〜1μmであるが、この範囲以外であっても、発明の効果は変わらない。また、支持基板を欠き、絶縁体上に半導体層が設けられる基板、例えばSOS(シリコン・オン・サファイア)基板や、ガラス基板上に半導体層が設けられた構造であっても良い。また、シリコン層に代えてシリコン以外の半導体層を用いても良い。また、二種類以上の半導体の組み合わせであっても良い。完全空乏化型SOI−MOSFETにおけるシリコン層2の厚さは、典型的には10〜50nmである。ゲート長の大きい(典型的には0.35μm以上)トランジスタや、部分空乏化型SOI−MOSFETでは、これより厚くても良い。また、ゲート長が短く、短チャネル効果を強く抑制したい場合は、これより薄くても良い。なお、図1(a)、図6(a)、図10(a)において、材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明に同様の変更が成されているものとする。また、図1(a)、図6(a)、図10(a)以外の図面、あるいは記載についても、ある材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明において、同様の変更が成されたものとする。
図1(b)の工程において、パッドポリシリコン膜5、Si3N4膜6はそれぞれ他の材料であっても良い。この時、それぞれを第2パッド膜、素子領域マスク膜と呼ぶとすると、両者の材料は、素子領域マスク膜をエッチングする際、第2パッド膜に対するエッチングレートが低くなる組み合わせ、すなわち第2パッド膜がエッチングストッパとなる組み合わせを持つよう、選択されていれば良い。素子領域マスク膜がSi3N4である場合、第2パッド膜の材料として例えばアモルファスシリコン、シリコンゲルマニウム混晶、TiN、TaN等が挙げられる。第2パッド膜の堆積は、スパッタなどCVD以外の方法を用いても行っても良い。また、第2パッド膜、素子領域マスク膜の厚さにも特に制限はないが、典型的にはともに5nm〜400nm程度である。第2パッド膜は、素子領域マスク膜のエッチングの際に、消滅しない程度の厚さを持てば良い。
図1(c)、図2(a)の工程において、SiO2サイドウォール10は、エッチバック時、及びそれを除去するためのエッチングの際に、Si3N4膜6(素子領域マスク膜)及びパッド酸化膜4(第2パッド膜)が消滅しない他の材料であっても良い。例えばCVDにより堆積されるアモルファスカーボン、アモルファスフッ化カーボン等でも良い、また、BCB(ベンゾシクロブテン)等の有機材料であっても良い。
なお、SiO2サイドウォール10を、SiO2以外の材料、例えばアモルファスカーボン、アモルファスフッ化カーボン、BCB(ベンゾシクロブテン)により構成する場合、図2(b)の工程は省略しても良い。
なお、図2(b)の工程を省略する場合、キャリア経路11は、素子領域7と接するように設けられる。キャリア経路11と素子領域7が接触する場合、キャリア経路11の不純物濃度は低めの値、典型的には5×1017cm−3から3×1018cm−3の範囲とすることが、キャリア経路11と素子領域7との間の電界を緩和するという観点から望ましい。
ソース/ドレイン領域、ボディコンタクト領域とも、シリコン層3表面における不純物濃度は、典型的には5×1018cm−3から1×1021cm−3である。より典型的には、3×1019cm−3から1×1020cm−3である。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は1×1014cm−12から3×1015cm−2、より典型的には3×1014cm−12から1×1015cm−2である。
図6(b)の工程において、SiO2膜をCVDにより150nm堆積したのち、RIEによりエッチバックを行わないでも良い。また、エッチバックを完全に実施せず、平坦な領域(Si3N4膜22上、及びキャリア流路領域9上の部分)上に、堆積した厚さよりも薄いSiO2膜が残るような形態をとっても良い。何れの場合も後述するキャリア経路11へ不純物を導入するための条件、例えばイオン注入のエネルギーが変化するだけであり、発明の効果に影響しない。
本発明の実施例において、シリコンの熱酸化により形成したゲート絶縁膜を、他の方法により形成したSiO2膜に置き換えても良い。例えばラジカル酸化によって形成したSiO2膜を用いても良い。また、ゲート絶縁膜をSiO2以外の絶縁材料より置き換えて良い。また、SiO2とそれ以外の絶縁膜との多層膜、あるいはSiO2以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をTa2O5などの高誘電率材料に置き換えても良い。ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くなるので好ましい。ゲート絶縁膜が積層膜である場合、あるいは縦方向に組成が変化する膜である場合においても、ゲート絶縁膜中の一部の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くなるので好ましい。
各実施例におけるイオン注入において、p型(p+型、p−型も含む)領域を形成するp型不純物を形成するためのイオン種として、例えばB+、BF2+、In+を用いる。また、n型(n+型、n−型も含む)領域を形成するn型不純物を形成するためのイオン種として例えばAs+、P+、Sb+を用いる。また、n型、p型ともそれぞれの導電型の不純物を導入できる他のイオン種を用いても良い。また、イオン種は上のように一価のものに限らず、二価以上の電荷を持つものでも良い。また、各導電型不純物よりなるクラスターをイオン注入しても良い。また、イオン注入を、プラズマドーピング、気相拡散、固相拡散等、イオン注入以外の不純物導入手段で置き換えても良い。
イオン注入工程における、イオン注入エネルギーは、典型的には0.5keV〜20keVの範囲である。但し、不純物分布を特に浅くしたい場合にはこれ以下のエネルギーを、またSOI層が厚い場合等、不純物分布を深くしたい場合にはこれ以上のエネルギーを用いても良い。イオン注入した不純物を活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。
第1〜3の実施例では、サイドウォール10、27の材料、サイドウォール10、27の形成方法及びその除去方法、またこれらの加工に伴うレジストパターンの有無において、それぞれ異なる方法を用いているが、各実施例に記したこれらの材料、工程の組み合わせを、それぞれ他の実施例のものと入れ換えても良い。
なお、チャネル領域へ不純物を導入する場合、各実施例において、例えば犠牲酸化膜を形成した後にイオン注入によって行う。注入したイオンを活性化するための熱処理は、イオン注入直後に行ったも良く、ソース/ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。SOI膜厚が50nmの場合には典型的にはゼロ〜2×1018cm−3であるが、SOI膜が50nmより厚い場合は、典型的な値はこの範囲より低濃度であり、SOI膜が50nmより薄い場合は、典型的な値はこの範囲より高濃度である。例えばSOI膜が10nmの場合、典型的にはゼロ〜5×1018cm−3である。また、しきい値電圧の設定の要求から、これら以外の濃度を用いても良い。また、ゲート電極としてポリシリコン以外の材料を用いる場合は、不純物の導入に依らずに、しきい値電圧を設定できるので、不純物の導入を省略しても良い。
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース/ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
CMOSを製造する場合で、ゲート電極形状の加工前にゲート電極材料に不純物を導入する場合は、nチャネルトランジスタとpチャネルトランジスタのゲート電極の導電型が異なる場合、適当なレジストマスクを設けることにより、それぞれに必要な導電型(一般的にはnチャネルトランジスタのゲートはn型で、pチャネルトランジスタのゲートはp型)の不純物をそれぞれのトランジスタが設けられる領域に導入しても依り。また、n型の不純物が導入されたゲート電極材料と、p型の不純物が導入されたゲート電極材料では、ゲート電極の加工に最適となるエッチング条件が異なる場合があるが、この場合、適当なれジスとマスクなどマスク材料を用いることにより、nチャネルトランジスタのゲート電極の加工と、pチャネルトランジスタのゲート電極の加工とを、分離した工程において行っても良い。
ゲート電極に不純物を導入する場合、堆積したゲート電極材料をRIE等により適当な形状にエッチングする前に導入しても良いし、エッチング後に導入しても良い。また、両者を組み合わせても良い。ゲート電極の材料は、必要は導電性と、トランジスタのしきい値電圧の設定に必要な仕事関数を持つものであれが良い。ゲート上層導電体は必要な導電性を持つものであれば良い。
半導体層としてシリコンの場合を主に示したが、半導体層はシリコン以外の材料でも良い、また、シリコンとシリコン以外の材料との組み合わせであっても良い。また多層のSOI層に形成された多層のトランジスタが積層される3次元LSIにこの技術を用いても良い。
素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは略等しいことが最も望ましい。三者に膜厚差が生じる原因は、ゲート酸化、ゲート前酸化、半導体層上のSiO2あるいはSi3N4をエッチングする際に生じるSi膜の目減り等、形状を加工する際に付随的に発生するものだけとし、素子領域、キャリア経路領域、ボディコンタクト領域のいずれかを、故意に他の領域よりも薄膜化するための工程を含めないことが、三者の膜厚差を小さくするという本発明の目的から、好ましい。
また、素子の微細化に伴う短チャネル効果による特性の劣化は、SOI層(例えぱ図1の3)が薄いほど抑制されるので、素子領域のSOI層は15nm以下、好ましくは10nm以下が望ましい。一方、SOI層が薄くなりすぎると、量子力学的サイズ効果によるサブバンドの変調及が生じ、しきい値電圧が変動したり、キャリア濃度が変動してしまう。量子力学的サイズ効果によるしきい値変動を数十mV以下に抑制するためには、各領域のSOI層は5nm以上、また、より望ましくは、量子力学的サイズ効果によるしきい値変動をほぼ解消できる7nm以上であることが好ましい。これから、素子領域のSOI層厚さより、キャリア経路領域またはボディコンタクト領域SOI層が薄くなる量は、10nm以下(15nmマイナス5nm)が好ましく、より望ましくは3nm以下(10nmマイナス7nm)が好ましい。またこの場合、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて5〜15nm、より望ましくはすべて7〜10nmの範囲にあることが望ましい。
また、イオン注入の観点からは、SOI層の全体をアモルファス化しないように、イオン注入の射程が、SOI膜厚の全体に達しないことが好ましいので、70〜80%以下に留まるよう注入エネルギーを設定する。素子領域、キャリア経路領域、ボディコンタクト領域のうちいずれかが他より薄くなった場合、その領域において最悪でもイオン注入の射程が、SOI膜厚の全体に達しないようにするためには、SOI膜の薄膜化量が、最も膜厚が厚い領域における膜厚の30%以下、できれば20%以下とすることが好ましい。すなわち、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて膜厚が最大となる領域の70%以上、より好ましくは80%以上であることが望ましい。これは、短チャネル効果抑制のためにSOI層を15nm以下とした場合にも、また短チャネル効果抑制の要請が少なくSOI層が15nm以上である場合にも言える。
実施例2、3において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さは、略等しいことが最も望ましい。リソグラフィ、及びゲートエッチング工程の安定性という観点から、段差は40nm以内、より好ましくは20nmとすることが望ましく、規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、CMP条件を設定することが望ましい。