JP4304884B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4304884B2 JP4304884B2 JP2001170961A JP2001170961A JP4304884B2 JP 4304884 B2 JP4304884 B2 JP 4304884B2 JP 2001170961 A JP2001170961 A JP 2001170961A JP 2001170961 A JP2001170961 A JP 2001170961A JP 4304884 B2 JP4304884 B2 JP 4304884B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- carrier path
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 106
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000012535 impurity Substances 0.000 claims description 125
- 238000000034 method Methods 0.000 claims description 67
- 239000000463 material Substances 0.000 claims description 55
- 230000008569 process Effects 0.000 claims description 48
- 239000012212 insulator Substances 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 23
- 230000005669 field effect Effects 0.000 claims description 11
- 239000010408 film Substances 0.000 description 267
- 239000010410 layer Substances 0.000 description 194
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 77
- 229910052710 silicon Inorganic materials 0.000 description 77
- 239000010703 silicon Substances 0.000 description 77
- 238000002955 isolation Methods 0.000 description 67
- 229910052581 Si3N4 Inorganic materials 0.000 description 40
- 238000001020 plasma etching Methods 0.000 description 35
- 238000005530 etching Methods 0.000 description 30
- 229910052681 coesite Inorganic materials 0.000 description 28
- 229910052906 cristobalite Inorganic materials 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 229920005591 polysilicon Polymers 0.000 description 28
- 239000000377 silicon dioxide Substances 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 28
- 229910052682 stishovite Inorganic materials 0.000 description 28
- 229910052905 tridymite Inorganic materials 0.000 description 28
- 239000007772 electrode material Substances 0.000 description 27
- 239000000758 substrate Substances 0.000 description 27
- 238000005468 ion implantation Methods 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 18
- 238000001039 wet etching Methods 0.000 description 18
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 13
- 230000000694 effects Effects 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000005476 size effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- XWROUVVQGRRRMF-UHFFFAOYSA-N F.O[N+]([O-])=O Chemical compound F.O[N+]([O-])=O XWROUVVQGRRRMF-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003610 charcoal Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は電界効果型トランジスタの半導体装置及びその製造方法に関し、特に、ＳＯＩ（シリコン・オン・インシュレータ）基板上に設けられる電界効果型トランジスタに対して有効な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４２に特開平４−３４９８０号公報に記載された従来の技術を示す。シリコン基板１０１上に、絶縁体層１０２を介してシリコン層１０３が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１０４、ゲート電極１０５、チャネル領域１０８、ソース領域１０９、ドレイン領域１１０よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層１０３上に、分離用絶縁膜１０６が形成される。分離用絶縁膜の下部には、チャネル領域１０８と同じ導電型の不純物が導入された、ウェル領域１１１が設けられる。また、分離用絶縁膜６の一部を開口することによりボディコンタクト１０７を設け、ここを介してウェル領域１１１とボディ用配線層が連結される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、ウェル領域１１１を経由して、ボディコンタクト１０７から排出できるという特徴を持つ。
【０００３】
図４３にアイ・イー・イー・イー、エレクトロンデバイスレター、１８巻、１０２頁（ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、Ｖｏｌ．１８，ｐ．１０２）に記載された従来の技術を示す。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層を熱酸化することによりＬＯＣＯＳ領域１２９が形成されるが、ＬＯＣＯＳ（ローカルオキサイデーソン・オブ・シリコン）領域の下には、薄いシリコン層が残され、これがキャリア経路１２７となる。また、キャリア経路はボディコンタクト１２８領域に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。また、同様の構造が、１９９６年ブイエルエスアイ・シンポジウム・オン・テクノロジー、９２頁に報告されている（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．９２）。
【０００４】
図４４に、２０００年ブイエルエスアイ・シンポジウム・オン・テクノロジー、１５４頁（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．１５４）に記載された従来例を記載する。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、トレンチ分離プロセスにより素子分離領域が形成される。素子に隣接した一部の領域では、トレンチはシリコン層の下に達せず、シリコン層がトレンチの下部に残った部分トレンチ１３１が形成される。部分トレンチ１３１の下部に残された薄いシリコン層は、キャリア経路１２７となる。キャリア経路はボディコンタクト領域１２８に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。
【０００５】
【発明が解決しようとする課題】
ＳＯＩ層を極めて薄く（典型的には１０ｎｍ）形成することが必要とされる、微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、余剰キャリアの経路であるウェル領域１１１（以下キャリア経路）が薄くなるので、キャリア経路の抵抗が増してしまう。キャリア経路の抵抗を下げるためには、キャリア経路の不純物濃度をチャネル形成領域よりも高くする必要があるが、素子領域の位置と自己整合的に、キャリア経路に高濃度の不純物を導入する手段は知られていない。
【０００６】
図４２が記載される上記公開特許公報には、分離用絶縁膜１０６を形成する方法が記載されていないが、この素子分離方法はバルク基板上のＦＥＴにおいて、ＬＯＣＯＳ法あるいはトレンチ分離が実用化される以前に一般的に用いられた方法と同様と考えられる。バルク基板上のＦＥＴにおいて一般的な工程をＳＯＩ基板に当てはめると、図４５のようになる。まず、気相からの拡散などを用いて、シリコン層１０３（通常はシリコン基板）に不純物を導入する（図４５（ａ））。次に熱酸化、あるいはＣＶＤによって、シリコン層１０３上に分離絶縁層１０６を成長させる（図４５（ｂ））。次に、分離絶縁層１０６をウェットエッチングによりパターニングすれば、図４５（ｃ）のような形状が得られる。ここで、分離絶縁層１０６が除去された部分はトランジスタが形成される素子領域となり、分離絶縁層１０６の下部がキャリア経路となる。しかし、この方法では、キャリア経路にチャネル形成領域よりも高い濃度の不純物を導入できず、ＳＯＩ層が薄く、キャリア経路の不純物濃度を高くする必要がある微細な完全空乏化型ＳＯＩ−ＭＯＳＦＥＴには不向きである。
【０００７】
また、従来の文献には記されていないが、仮に図４６のようにフォトレジスト、あるいはＳｉＯ２膜等からなるマスクパターン１１６を用いて、分離領域に一旦不純物を導入した後（図４６（ａ））、分離絶縁層１０６を形成しこれをパターニングすれば、素子分離領域に位置するキャリア経路の不純物濃度を、チャネル形成領域１０８よりも高くすることが出来る。しかし、キャリア経路の位置と、トランジスタが形成される素子領域の位置が自己整合的に決まらないので、図４６（ｃ）に示すような位置ずれを生じる。
【０００８】
また、図４３、図４４の従来例では、素子分離領域をパターニングする際（ＬＯＣＯＳの工程に対するマスク膜を加工する際、あるいはシリコン層をエッチングして部分トレンチ１３１を形成する際）、素子領域がレジストにより覆われていることが一般的である。このレジストをマスクにイオン注入を実施すれば、素子分離領域にだけに自己整合的に不純物を導入できる。しかし、チャネル領域のＳＯＩ膜厚よりも、キャリア流路におけるＳＯＩ膜厚が必然的に薄くなる図４３、図４４の技術は、極めて薄いＳＯＩ層（典型的には１０ｎｍ）が要求される極微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおいては、キャリア経路においてＳＯＩ層が消失してしまうか、あるいはキャリア経路として不充分な厚さのＳＯＩ層しか残らないので、適用できない。
【０００９】
以上より、チャネル領域よりも高濃度の不純物を、チャネル領域に対して自己整合的に、キャリア経路となる部分に導入することができ、かつ、ＳＯＩ層が薄いＳＯＩ−ＭＯＳＦＥＴにも適用可能な技術の実現が強く望まれている（第１の課題）。
【００１０】
図４２の従来例は、図４３、図４４の従来例のように、キャリア経路がチャネル領域より薄くなることが無い点においては、薄膜ＳＯＩ層を用いたＳＯＩ−ＭＯＳＦＥＴへの適用に向いている。しかし、分離絶縁膜６を図４５（ｃ）、図４６（ｃ）のように加工する際、パターンの端部の形状に急峻性が得られなかったり、パターン形状がマスク寸法と異なったり、あるいはシリコン層に欠陥を発生させる等の問題が発生する。
【００１１】
仮に、図４５（ｃ）または図４６（ｃ）の工程において、ウェットエッチングにより分離絶縁膜６を加工する場合、エッチングは等方的に進むので、パターンの端部が急峻な形状にならない。また、エッチングが等方的に進むことにより、分離絶縁膜６が横方向にエッチングされ、分離絶縁膜の設けられる領域が小さくなってしまう可能性がある。また、もしドライエッチングにより加工を行えば、パターン端部の急峻性や、マスク寸法からのずれは改善されるが、シリコン層表面がドライエッチングに用いるプラズマに暴露するため、シリコン表面に様々な欠陥が発生する。また、ドライエッチングによりＳｉＯ２膜をエッチングする際のシリコンに対する選択比は、ウェットエッチングの場合に比べて小さいので、シリコン層をエッチングしてしまう可能性がある。従って厳密なシリコン膜厚制御が要求される薄膜ＳＯＩ−ＭＯＳＦＥＴにドライエッチングによる加工を適用するのは難しい。
【００１２】
以上より、薄膜ＳＯＩ層を用いたＳＯＩ−ＭＯＳＦＥＴへ適用でき、分離絶縁膜のパターン端部の形状が急峻で、マスク寸法からのずれが小さく、欠陥の発生が少なく、またシリコン層がエッチングされない素子分離技術の実現が強く望まれている（第２の課題）。
【００１３】
図４２の従来例は、分離絶縁膜６の上端が、素子領域におけるシリコン層の表面よりも突起している。従って、ゲート電極材料を堆積すると、その表面は分離絶縁膜６の突起を反映した凹凸を持つ。ゲート電極を加工する際、加工される材料の表面が平坦でなければ、レジストパターンが変形し、加工されたゲート電極の形状が変形したものになる。また、ゲート電極材料の表面、あるいはゲート電極材料の下面が平坦でなければ、ゲート電極をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、反応性イオンエッチング）で加工する際、一部の領域だけで、先にゲート電極のエッチングが終了し、下地のゲート絶縁膜が露出してしまう。この状態で、残りの領域のゲート電極材料を除去するべく、エッチングを進めると、露出したゲート絶縁膜がエッチングされ、さらに下地のシリコン層までがエッチングされてしまい、トランジスタの形状を形成できなくなるという問題が起こる。
【００１４】
以上より、ゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦となる素子分離技術の実現が強く望まれている（第３の課題）。
【００１５】
図４２の従来例において、チャネル領域からボディコンタクトに至るキャリアの経路（以下本明細書においてはキャリア経路と記す）の抵抗を下げるためには、キャリア経路であるウェル領域の不純物濃度を高くすることが望ましい。しかし、ウェル領域の不純物濃度を高くしすぎると、ソース／ドレイン領域とウェル領域との間の電界強度が高くなり、その結果漏れ電流が増大する。
【００１６】
従って、ソース／ドレイン領域と、ウェル領域との間の電界強度を抑制し、漏れ電流を低く保ったまま、キャリア経路の抵抗を下げることができるトランジスタ構造及びその製造方法の実現が強く望まれている（第４の課題）。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さは、すべて５〜１５ｎｍの範囲内であることを特徴とする。
【００１８】
本発明の半導体装置は、絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さの最小値は最大値の７０％以上であり、かつ前記最大値と前記最小値との差が１０ｎｍ以下であることを特徴とする。
【００１９】
本発明の半導体装置は、前記最大値と前記最小値の差が３ｎｍ以下であることを特徴とする。
【００２０】
本発明の半導体装置は、前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が４０ｎｍ以内であることを特徴とする。
【００２１】
本発明の半導体装置は、前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が１０ｎｍ以内であることを特徴とする。
【００２２】
本発明の半導体装置は、前記フィールド絶縁膜の側方に設けられた第１の領域と、前記第１の領域の上に位置し前記キャリア経路領域上部に延長される第２の領域とからなることを特徴とする。
【００２３】
本発明の半導体装置は、前記ゲート電極の前記第１の領域と前記第２の領域は、異なる工程において堆積された材料よりなることを特徴とする。
【００２４】
本発明の半導体装置は、前記ゲート電極の前記第１の領域と前記第２の領域は、異なる材料よりなることを特徴とする。
【００２５】
本発明の半導体装置は、前記フィールド絶縁膜端部の少なくとも前記素子領域側に、絶縁膜よりなる側壁を持つことを特徴とする。
【００２６】
本発明の半導体装置は、前記絶縁膜よりなる側壁の下の半導体層に、不純物濃度が低い領域を持つことを特徴とする。
【００２７】
本発明の半導体装置は、前記フィールド絶縁膜の側面に、Ｓｉ３Ｎ４膜よりなる側壁を持つこと特徴とする。
【００２８】
本発明の半導体装置は、前記フィールド絶縁膜の下部及び側面は、Ｓｉ３Ｎ４膜よりなることを特徴とする。
【００５０】
本発明の半導体装置は、前記ゲート絶縁膜の少なくとも一部に、フィールド絶縁膜よりも誘電率が高い材料を含むことを特徴とする。
【００５１】
本発明の半導体装置は、前記ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率よりも高いことを特徴とする。
【００５２】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと一つのボディコンタクトを含むことを特徴とする。
【００５３】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、複数のトランジスタと一つのボディコンタクトを含むことを特徴とする。
【００５４】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと複数のボディコンタクトを含むことを特徴とする。
【００５６】
【発明の実施の形態】
本発明の第１の実施例について、図１から図５、図１５から図２５を参照して説明する。図１から図５の断面図は、完成図である図１９におけるａ−ａ'断面の形状を、工程を追って描いたものである。
【００５７】
シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する（図１(ａ)）。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである（図１（ａ））。
【００５８】
厚さ１０ｎｍのパッド酸化膜４を熱酸化により形成後、厚さ２０ｎｍのパッドポリシリコン膜５、厚さ１５０ｎｍのＳｉ３Ｎ４膜６を、ＣＶＤ等の薄膜堆積手段を用いてこの順に堆積する（図１（ｂ））。
【００５９】
素子領域７を形成する領域、ボディコンタクト領域８を形成する領域にのみ、Ｓｉ３Ｎ４膜６を残すよう、フォトリソグラフィおよびＲＩＥを用いて加工する（図１（ｃ））。続いて全体にＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成する（図２（ａ））。
【００６０】
次に素子領域７に位置するＳｉ３Ｎ４膜６、及びＳｉＯ２サイドウォール１０をレジストパターンで覆い、ボディコンタクト領域８を覆うＳｉ３Ｎ４膜６の側面にあるＳｉＯ２サイドウォール１０を除去する。続いてレジストを除去した状態における断面図を図２（ｂ）、平面図を図１５にそれぞれ示す。
【００６１】
Ｓｉ３Ｎ４膜６、及びＳｉＯ２サイドウォール１０をマスクに、シリコン層３に不純物をイオン注入し、続いて不純物を活性化するための熱処理（典型的には９００〜１０５０度１０秒）をする。注入される不純物イオンの導電型は、ｎチャネルトランジスタ周辺ではｐ型、ｐチャネルトランジスタ周辺ではｎ型である。ｐ型不純物となるイオンとして、例えばＢ＋、ＢＦ２ ＋、Ｉｎを用いる。ｎ型不純物となるイオンとして例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。これにより、シリコン層３中に不純物濃度が比較的高いキャリア経路１１が形成される（図２（ｃ））。ｐチャネルトランジスタの周辺と、ｎチャネルトランジスタの周辺で異なる不純物を導入するためには、それぞれに対してイオン注入をする際に、他方をレジストパターンで覆えば良い。
【００６２】
キャリア経路１１の不純物濃度は、典型的には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲である。ドーズ量は、典型的には１×１０１３ｃｍ−２から１×１０１５ｃｍ−２の範囲である。
【００６３】
素子領域７を覆うＳｉ３Ｎ４膜６は、ＳｉＯ２サイドウォール１０を持つので、キャリア経路１１と素子領域７との間には、不純物の緩衝領域となるスペースが開く。このスペースにおいては、キャリア経路１１に導入された不純物が、キャリア経路１１から離れるに従い、あるいは後述するように素子領域のソース／ドレイン領域に導入される不純物が、ソース／ドレイン領域から離れるに従い低下するように分布する。不純物分布が急峻である場合、緩衝領域となるスペースに不純物が全く導入されない部分ができても、もちろん構わない。
【００６４】
フッ酸溶液により、ＳｉＯ２サイドウォール１０をエッチング除去した後、Ｓｉ３Ｎ４膜６をマスクに、パッドポリシリコン層５をＲＩＥで除去する。続いて、Ｓｉ３Ｎ４膜６をマスクに、パッド酸化膜層４をＲＩＥにより除去する。この状態における平面図を図１６に、図１６のａ−ａ’断面図を図３（ａ）に示す。
【００６５】
全体をＣＶＤＳｉＯ２膜１２で覆い（図３（ｂ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２を平坦化し、図３（ｃ）の形状を得る。但し、図面を見やすくするために、図１７においてＣＶＤ酸化膜１２とゲート酸化膜１３を省略して描いている。
【００６６】
続いて、素子形成領域７及びボディコンタクト領域８において、熱したリン酸によりＳｉ３Ｎ４膜６を除去し、ＲＩＥ、もしくはフッ酸−硝酸混合液によるウェットエッチングにより、パッドポリシリコン層５を除去し、フッ酸によるウェットエッチングにより、パッド酸化膜層４を除去する。続いて、素子形成領域７及びボディコンタクト領域８において露出したシリコン層３の表面を１０ｎｍ熱酸化して犠牲酸化膜を形成したのち、フッ酸により犠牲酸化膜を除去する。続いて、２ｎｍ熱酸化しゲート酸化膜１３を形成し、全面にポリシリコンを２００ｎｍＣＶＤにより堆積する。続いてフォトリソグラフィもしくは電子ビーム露光などのリソグラフィ技術と、ＲＩＥ等のエッチング技術を用いて、堆積したポリシリコンを加工してゲート電極１４を形成する（図４（ａ））。この時、ボディコンタクト領域８に堆積されたポリシリコンは、ゲートの加工と同時に除去させる。
【００６７】
続いて、素子形成領域７において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース／ドレイン領域１５を形成する。ｎチャネルトランジスタのソース／ドレイン領域にはｎ型の不純物が、ｐチャネルトランジスタのソース／ドレイン領域にはｐ型の不純物が、それぞれ高濃度に導入される。キャリア経路１１を介してｎチャネルトランジスタと接続するボディコンタクト領域８には、ｐ型不純物が、キャリア経路１１を介してｐチャネルトランジスタと接続するボディコンタクト領域８には、ｎ型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域１６が形成される。ゲート電極下部のシリコン層３はチャネル形成領域３８となる。この状態における平面図を図１７に、図１７のａ−ａ’断面図を図４（ｂ）に示す。また、素子領域７、素子分離領域９、ボディコンタクト領域８の位置関係を図１８に示す。
【００６８】
ｎチャネルトランジスタのソース／ドレイン領域と、ｐチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、ｐチャネルトランジスタのソース／ドレイン領域と、ｎチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、ｎチャネルトランジスタのソース／ドレイン領域、ｐチャネルトランジスタのボディコンタクト領域、ｐチャネルトランジスタのソース／ドレイン領域、ｎチャネルトランジスタのボディコンタクト領域に対して、それぞれ別々の工程（例えば別々のイオン注入工程）において不純物を導入しても良い。
【００６９】
全面にＣＶＤによりＳｉＯ２膜を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、ゲート電極に接続する配線４１及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設ける。この状態における平面図を図１９、図１９のａ−ａ’断面図を図５に示す。図１９の状態におけるｂ−ｂ’断面を図２０に、ｃ−ｃ’断面を図２１に示す。
【００７０】
第１の実施例において、パッドポリシリコン層５は、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングする際、シリコン層３が露出するのを防ぐ役割を持つ。パッドポリシリコン層５を省略した場合、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングしている間に、パッド酸化膜層４も同時に除去され、シリコン層３の表面が露出し、シリコン層３がＲＩＥによるエッチングダメージを受ける可能性がある。これに対して、本発明の工程では、Ｓｉ３Ｎ４膜が、パッドポリシリコン層に対して選択的にエッチングされ、パッドポリシリコン層５がＳｉ３Ｎ４膜をＲＩＥによりエッチングする際のストッパとなる。また、図３（ａ）の形状を形成する際、パッド酸化膜４がパッドポリシリコン層５のエッチングに対するストッパとなる。その後パッド酸化膜４をウェットエッチングにより取り除けば、ＲＩＥによるシリコン層に対するダメージを解消できる。また、ウェットエッチングに代えてＲＩＥによりパッド酸化膜４を除去しても、パッド酸化膜４は薄いので、シリコン層３に対するダメージを軽減できる。なお、ここでいうシリコン層へのＲＩＥダメージとは、ＲＩＥの工程中に、シリコン層がある程度エッチングされてしまうこと、ＲＩＥ中にシリコン層中に炭素等の汚染物質が侵入、付着すること、及びシリコン層の結晶表面、結晶内部に欠陥が導入されることを言う。
【００７１】
なお、ポリシリコン５が無くとも、低ダメージのＲＩＥによりシリコン層３にダメージを与えずに、Ｓｉ３Ｎ４膜６とＳｉＯ２膜４をパターニングできる場合、ポリシリコン５を省略しても良い。この場合、図２（ａ）に相当する断面は、図２３のようになる。また、この時、素子分離領域のＳｉＯ２膜４は残留していても良い。図２３の形状を形成したあとの工程は、図２（ｂ）から図６と同様である。この場合、図２（ｂ）に相当する形状を形成するためには、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０をウェットエッチングにより除去する。ＳｉＯ２サイドウォール１０をウェットエッチングする際、Ｓｉ３Ｎ４膜６下のパッド酸化膜３に対して、両側からエッチング液が侵入し、パッド酸化膜４が両側からある一定の位置までエッチングされるが、発明の効果に影響はない。
【００７２】
パッド酸化膜４がエッチングされることを防ぎたい場合は、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０を除去しなくても良い。但し、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０をエッチングしない場合、キャリア経路１１とボディコンタクト高濃度部１６が接触しない。両者を接触させるためには、後述第２の実施例と同じように、図４（ｂ）の工程においてボディコンタクト高濃度領域１６を形成する以前の適当な段階（例えば図３（ｃ）の形状形成後、図４（ａ）の形状形成後など）において、ボディコンタクト領域８がキャリア経路に接するように、ボディコンタクト領域８をＲＩＥによるエッチング、あるいはウェットエッチングにより広げておけば良い。または後述第３の実施例と同じように、ＳｉＯ２サイドウォール１０を形成する材料を堆積する前に、レジストマスクを使用してボディコンタクト領域８周辺にキャリア経路を形成するための不純物を導入すれば良い。なお、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０を除去しない場合、素子領域７周辺のＳｉＯ２サイドウォール１０は素子完成後まで残留することになるが、発明の効果に影響は無い。
【００７３】
また、以上に工程を説明するために用いた図面では、ゲート電極１４、ソース／ドレイン領域１５、ボディコンタクト高濃度領域１６が同一断面上に存在しているが、ボディコンタクト高濃度領域１６及びボディコンタクト領域８は、キャリア経路１１を介してゲート電極１４下の半導体層であるチャネル形成領域３８と接続していれば、素子分離領域中のいかなる位置に設けられても良い。例えば、図２２に示すように、ゲート電極の延長線上に設けられても良い。また、ゲート電極１４、ソース／ドレイン領域１５、ボディコンタクト高濃度領域１６が同一断面上になく、またゲート電極の延長線上にも当たらない位置に、ボディコンタクト高濃度領域１６及びボディコンタクト領域８が設けられても良い。
【００７４】
なお、ゲート電極４を形成するための導電性材料（例えばポリシリコン、以下ゲート電極材料）を堆積したのち、これをＣＭＰなどの平坦化工程により平坦化しても良い。平坦化を行うと、ゲート電極材料の上部が平面となるので、ゲート電極の加工性が向上する。ゲート電極４を形成するための導電性材料を平坦化する場合、ゲート電極を素子領域の外側に引き出す部分（ゲート電極引き出し部４２）を設けるためには、素子分離領域上にもゲート電極材料を残す必要があるので、素子分離領域上のゲート電極材料２１が全く失われない程度に平坦化を行ったのち（図２４）、ゲート電極を加工して図４（ａ）の形状を形成するか、素子分離領域上のゲート電極材料であるポリシリコン（図２５中の２１）が全て除去されるようにＣＭＰにより平坦化した後、図２５のようにゲート電極の加工前にあらためて全体に導電性材料（ゲート上層導電体２３）を堆積したのち、ゲート電極材料２１とゲート上層導電体２３とを加工し、ゲート電極を形成しても良い。なお、ゲート電極材料２１とゲート上層導電体２３は同じ材料であっても良いし、異なる材料であっても良い。なお、ゲート上層導電体２３を堆積させる場合、ゲート電極１４は、ゲート電極材料２１とゲート上層導電体２３との二層構造になる。また、素子分離領域上のゲート電極材料２１が全く失われない程度に平坦化を行った上、ゲート上層導電体２３を堆積する工程を行っても良い。
【００７５】
本発明の第２の実施例を図６〜図９、及び図２６から図３４を参照して説明する。図６から図９は、配線工程直前の平面図である図２６及び図２７において、ａ−ａ’と示した位置における断面の形状を、工程を追って描いたものである。なお、図２６及び図２７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００７６】
第２の実施例について、図６〜図９を参照して説明する、シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである。基板の構造は図１（ａ）と同じである。
【００７７】
シリコン層３の表面を熱酸化し、厚さ１０ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ２ｎｍのゲート酸化膜２０を熱酸化により形成する。続いて厚さ２００ｎｍのポリシリコン層２１、厚さ１００ｎｍのＳｉ３Ｎ４層２２をＣＶＤにより堆積する。素子領域７及びボディコンタクト領域８の双方を除く領域（キャリア経路領域９）において、ポリシリコン層２１と、Ｓｉ３Ｎ４層２２を除去する（図６（ａ））。
【００７８】
続いて全体にＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成する。続いて、ポリシリコン層２１、Ｓｉ３Ｎ４層２２、ＳｉＯ２サイドウォール１０をマスクに、シリコン層３にイオン注入等の不純物導入手段により、不純物を導入し、続いて不純物を活性化するための熱処理を行い、キャリア流路領域１１を形成する（図６（ｂ））。
【００７９】
なお、サイドウォール１０は多層膜により構成しても良い。図３１（ａ）、図３１（ｂ）、図３２（ａ）または図３２（ｂ）に示すように、サイドウォールＳｉ３Ｎ４膜４３、サイドウォールＳｉＯ２膜４４の２重構造としても良い。図３１（ａ）、図３１（ｂ）はゲート酸化膜２０上にＳｉ３Ｎ４膜４３を設けた場合、図３２（ａ）、図３２（ｂ）は、ゲート酸化膜２０上を除去したのちシリコン層３上にＳｉ３Ｎ４膜４３を設けた場合である。ここで、Ｓｉ３Ｎ４膜４３は、サイドウォールを形成するためにＳｉＯ２膜４４をエッチバックする際にエッチングのストッパとして作用する。また、図３１（ｂ）、図３２（ｂ）はサイドウォール部を除く素子分離領域で、シリコン層を露出させた形状である。なお、図３１（ｂ）においては、サイドウォール部を除く素子分離領域で、ゲート酸化膜２０は除去せずに、Ｓｉ３Ｎ４膜４３だけを除去しても良い。図３１（ｂ）、図３２（ｂ）では、キャリア経路を形成する際、Ｓｉ３Ｎ４膜４３を通してイオン注入する必要が無いので、イオン注入時にＳｉ３Ｎ４膜４３中の窒素原子が、シリコン層に入ることが無い。また、図３１（ｂ）、図３２（ｂ）において、素子分離領域のシリコン表面が露出すると、気相拡散、固相拡散、プラズマドーピングなど、イオン注入以外の不純物導入プロセスが可能となる。また、図３１（ａ）、図３２（ａ）、図３２（ｂ）では、ゲート酸化膜２０が露出しないので、ウェットエッチングにより、サイドウォールＳｉＯ２膜４４を除去しても、ゲート酸化膜２０が侵食を受けないという長所がある。従って、図３１（ａ）、図３２（ａ）、図３２（ｂ）の構造を用いた場合には、第１の実施例の図２（ｂ）から（ｃ）の工程と同様に、素子領域に隣接するサイドウォールＳｉＯ２膜４４を残し、ボディコンタクト領域に隣接するサイドウォールＳｉＯ２膜４４を、レジストパターンなどの適当なマスク材料と、ウェットエッチングなどのエッチング手段を用いて除去すれば、第１の実施例と同様に、キャリア経路とボディコンタクト領域が接続する形状が得られる（Ｓｉ３Ｎ４膜４３が充分薄くければ、キャリア経路の不純物と、ボディコンタクト領域の不純物は、不純物の横方向広がりにより接触する。Ｓｉ３Ｎ４膜４３の厚さは例えば１０ｎｍとする。）。続いて第２の実施例と同様の工程を得れば、図８（ａ）、図８（ｂ）に相当する状態において、キャリア経路とボディコンタクトが接する構造が得られる（図３３）。この時、図８（ａ）、図８（ｂ）のサイドウォールは、図３１、図３２を参照して説明した多層膜の形状を反映したものになるが、これが発明の効果を損なうことは無い。図３１（ａ）のサイドウォールを用いた場合の完成図を図３３に示す。また、図３１（ａ）、図３２（ａ）、図３２（ｂ）に示した構造のサイドウォールの一方を除去した後に、サイドウォール部を除く領域のＳｉ３Ｎ４膜４３をＲＩＥ等のエッチング手段により除去しても良い。この場合の形状を図３１（ａ）のサイドウォールを用いた場合について図３４に示す。
【００８０】
なお、同様の構造を持つ多層構造のサイドウォール１０を第１の実施例または第３の実施例において、ＳｉＯ２サイドウォール１０、または有機膜２７（後述）と同様に用いても良い。
【００８１】
全体をＣＶＤＳｉＯ２膜１２で覆い（図６（ｃ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２を平坦化し、図７（ａ）の形状を得る。
【００８２】
続いて、ＲＩＥによりＳｉ３Ｎ４膜６を除去する。この時、ＣＶＤＳｉＯ２膜１２及びＳｉＯ２側壁１０の上部も除去される（図７（ｂ））。
【００８３】
全面にタングステンを１００ｎｍ堆積しゲート上層導電体２３とする（図７（ｃ））。
【００８４】
通常のリソグラフィ及びＲＩＥ工程により、ゲート上層導電体２３及びポリシリコン２１をパターニングし、ゲート電極３７を形成する。続いて、素子形成領域７において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース／ドレイン領域１５を形成する。ｎチャネルトランジスタのソース／ドレイン領域にはｎ型の不純物が、ｐチャネルトランジスタのソース／ドレイン領域にはｐ型の不純物が、それぞれ高濃度に導入される。キャリア経路１１を介してｎチャネルトランジスタと接続するボディコンタクト領域８には、ｐ型不純物が、キャリア経路１１を介してｐチャネルトランジスタと接続するボディコンタクト領域８には、ｎ型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域１６が形成される。ゲート電極下部のシリコン層３はチャネル形成領域３８となる。この段階での平面図を図２６、図２６のａ−ａ’断面図を図８（ｂ）に示す。
【００８５】
全面にＣＶＤによりＳｉＯ２膜を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設け、図８（ｂ）の形状を得る。また、図示していないが、ゲート電極引き出し部に対してはゲート電極配線を、第１の実施例と同様に接続する。
【００８６】
図８（ａ）の形状を形成する際、ボディコンタクト高濃度領域１６を形成する以前に、ボディコンタクト高濃度領域１６に隣接するＳｉＯ２サイドウォール１０、あるいはＳｉＯ２サイドウォール１０とＣＶＤ酸化膜１２の一部を、ＳｉＯ２サイドウォール１０適当なレジストパターン等によりなるマスクパターンと、ウェットエッチングあるいはＲＩＥ等のエッチング工程を用いることにより除去し、ボディコンタクト開口拡大部２４を設けても良い。そののちイオン注入などの不純物導入手段によって、ボディコンタクト高濃度領域１６を形成すると、ボディコンタクト高濃度領域１６は図８（ａ）の場合よりも広がり、キャリア経路１１に接するように形成できる。ボディコンタクト高濃度領域１６とキャリア経路１１が接していると、キャリアがボディコンタクトへ至る経路における電気抵抗が小さくなるので好ましい。この場合の形状を図２７の平面図、及び図９（ａ）の断面図に示す。続いて、図８（ｂ）の場合と同様に配線を形成した場合の断面図を図９（ｂ）に示す。
【００８７】
図２６のｂ−ｂ’断面、図２７のｂ−ｂ’断面は、ともに図２８に示す構造を持つ。図２６のｃ−ｃ’断面は図２９、図２７のｃ−ｃ’断面は図３０に示す構造を持つ。
【００８８】
なお、ＣＭＰに対するマスク（図６（ａ）、（ｂ）における）は、最上層がＣＭＰに対する耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、最下層がゲート絶縁膜を成す絶縁体より形成されていれば良く、材料は上記実施例の記載に限定されない。但し、第２層はゲート電極を形成できる材料である必要がある。またゲート上層導電体は、導電性を持つ材料であれば良い。例えば、ポリシリコンまたはシリコン−ゲルマニウム 混晶等の多結晶半導体、タングステンシリサイド、モリブデンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のシリサイド、タングステンシリサイド、モリブデンシリサイド等の金属、ＴｉＮ、ＴａＮなどの金属化合物であっても良い。また、前記ＣＭＰマスクの第２層は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。また、ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。
【００８９】
本発明の第３の実施例を図１０〜図１４、及び図２６から図３５を参照して説明する。図６から図９は、配線工程直前の平面図である図２６及び図２７において、ａ−ａ’と示した位置における断面の形状を、工程を追って描いたものである。なお、図２６及び図２７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００９０】
第３の実施例を図１０〜図１４を参照して説明する。なお、各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００９１】
シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである。基板の構造は図１（ａ）と同じである。
【００９２】
シリコン層３の表面を熱酸化し、厚さ１０ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ２ｎｍのダミーゲート絶縁膜２５を熱酸化により形成する。続いて厚さ２００ｎｍのポリシリコン層を堆積し、素子領域７及びボディコンタクト領域８を除く領域（キャリア流路領域９）において、ダミーゲート絶縁膜２５とポリシリコン層を除去し、素子領域７及びボディコンタクト領域８上にダミーゲート絶縁膜２５とダミーゲート電極２６が積層した構造を形成する（図１０（ａ））。
【００９３】
なお、図１０（ａ）の工程において、ダミーゲート絶縁膜２５をエッチングせずに残しても良い。この場合、図１０（ｃ）の工程で、ＢＣＢ膜をエッチバックして有機膜側壁２７を形成する際、ダミーゲート絶縁膜２５がＢＣＢ膜のエッチングに対するストッパとなる。但し、この場合、図１１（ａ）のＳｉ３Ｎ４膜の下には、ダミーゲート絶縁膜２５が残留する。ダミーゲート絶縁膜２５が残留する場合、後述の図１３（ｂ）の形状を作成するため、ダミーゲート電極２６下のダミーゲート酸化膜２５をウェットエッチングにより除去する工程で、図１３（ｂ）の手前側及び奥側に位置する素子領域と素子分離領域との境界で、Ｓｉ３Ｎ４膜下のダミーゲート絶縁膜２５が横方向（図１３（ｂ）の手前及び奥行き方向）にエッチングされる可能性がある。ダミーゲート絶縁膜２５に対する横方向のエッチングを抑制したい場合には、ダミーゲート絶縁膜２５を残留させないことが好ましい。
【００９４】
次に、素子領域７とその周辺が覆われ、ボディコンタクト領域９とその周辺が露出した形態を持つ、フォトレジストパターン２８を形成し、フォトレジストパターン２８をマスクに、ボディコンタクト領域９の周辺に比較的高い濃度の不純物を導入し（典型的には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲の濃度）、キャリア経路１１を形成する（図１０（ｂ））。
【００９５】
ＣＭＯＳ（相補型電界効果型トランジスタ）を製造する場合、イオン注入に対するマスクパターン（フォトレジスト、ＥＢレジスト等、レジストの露光パターン）は、ｎチャネルトランジスタのソース／ドレイン領域形成工程、ｐチャネルトランジスタのソース／ドレイン領域形成工程、ｎチャネルトランジスタのボディコンタクト形成工程、ｐチャネルトランジスタのボディコンタクト形成工程のそれぞれに対して用意し、各工程マスクパターンを用いることにより各工程に関わる領域が露出したレジストパターンをウェハ上に設け、各領域に対して不純物を導入すれば良い。
【００９６】
また、ＣＭＯＳを製造する場合、ｎチャネルトランジスタのソース／ドレイン領域とｐチャネルトランジスタのボディコンタクト領域は同じ導電型であるので、両者に対して同時に不純物を導入しても良い。この場合はこの二つの領域が露出したマスクパターンを用いて二つの領域が露出するレジストパターンをもうける。ｐチャネルトランジスタのソース／ドレイン領域とｎチャネルトランジスタのボディコンタクト領域も同じ導電型であるので、同様に両者に対して同時に不純物を導入しても良い。
【００９７】
続いて全体にＢＣＢ（ベンゾシクロブテン）をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、ダミーゲート電極の側面に、ＢＣＢ膜２７よりなる側壁を形成する。続いて、ダミーゲート電極２６及びＢＣＢ膜２７をマスクに、シリコン層３に比較的高い濃度の不純物を導入し、素子領域の周辺部においてもキャリア経路１１を形成する。この工程により、キャリア経路１１と素子領域７接続せず、キャリア経路１１とボディコンタクト領域８は接続するという形態が得られる（図１０（ｃ））。ＢＣＢ等の有機膜により形成した側壁はＯ２プラスマ処理等のドライプロセスで容易に除去できるという特徴がある。
【００９８】
ＢＣＢ膜を除去後、ＣＶＤ法により全面にＳｉ３Ｎ４膜２９を堆積したのち（例えば１００ｎｍ）、全体をＣＶＤＳｉＯ２膜３０で覆い（図１１（ａ））、Ｓｉ３Ｎ４膜２９をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜３０を平坦化し、図１１（ｂ）の形状を得る。
【００９９】
続いて、ＲＩＥによりダミーゲート電極上のＳｉ３Ｎ４膜２９を除去する。この時、ＣＶＤＳｉＯ２膜３０の上部も除去される。続いて全面に第２のＳｉ３Ｎ４膜３１を堆積する（図１２（ａ））。次に、通常のフォトリソグラフィ及びＲＩＥ工程により、第２のＳｉ３Ｎ４膜３１をパターニングし、さらに素子領域における第２のＳｉ３Ｎ４膜３１をマスクにダミーゲート電極２６をパターニングする。この時、素子領域７には、ダミーゲート膜２６と第２のＳｉ３Ｎ４膜３１との積層構造よりなるダミーゲート３２が、キャリア経路領域には、第２のＳｉ３Ｎ４膜３１からなるＣＭＰ用ダミーが形成される（図１２（ｂ））。
【０１００】
全面に第２のＣＶＤＳｉＯ２膜３４を例えば５００ｎｍ堆積し、第２のＳｉ３Ｎ４膜３１をストッパとして、ＣＭＰにより、第２のＣＶＤＳｉＯ２膜３４を平坦化すると、図１３（ａ）の形態が得られる。次に、ＲＩＥにより、第２のＣＶＤＳｉＯ２膜３４と、第２のＳｉ３Ｎ４膜３１の上部をエッチングする。続いてフッ酸−硝酸混合液、またはＲＩＥによりダミーゲート２６を除去し、スリット３５を形成する図１３（ｂ）。
【０１０１】
スリット内部に露出してシリコン層を１０ｎｍ熱酸化して犠牲酸化膜を形成したのち、ウェットエッチングにより犠牲酸化膜を除去する。続いてシリコン表面に熱酸化により厚さ２ｎｍの絶縁膜３６を形成し、ゲートスリットがほぼ埋まるよう、全面にタングステンを３００ｎｍ堆積する。続いてタングステン層をパターニングしてゲート電極３７を形成する。このとき、ゲート電極引き出し部は、第２のＣＶＤＳｉＯ２膜３４の上部に堆積したタングステンをパターニングすることにより形成する。
【０１０２】
全面にＣＶＤにより第３のＣＶＤＳｉＯ２膜３９を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設け、図１４の形状を得る。
【０１０３】
また、図１２（ａ）の工程において、第２のＳｉ３Ｎ４膜３１の下に、第２のダミーゲート材料層４６（例えばダミーゲートと同じくポリシリコン）をあらかじめ堆積しておいたのち、ダミーケートゲート電極引き出し部（図１９の４２参照）のパターンを持つレジストマスクを用いて、第２のＳｉ３Ｎ４膜３１と、第２のダミーゲート材料層４６を同時にパターニングしても良い。これを図３５に示す。こうすると、ダミーゲート電極２６、第２のダミーゲート材料層４６を除去した後、ゲート電極引き出し部を設ける位置において、ＣＶＤＳｉＯ２膜３０上にスリットが形成される。ここで、スリットに導電性材料を埋め込むと、素子領域上のゲート電極と、素子分離領域上のゲート電極引き出し部が同時に形成される。この工程を用いるとゲート電極材料をスリット中に埋め込んだ後に、ゲート電極をパターニングする工程が不要となる。
【０１０４】
また、ダミーゲート電極の両側にダミーゲート側壁Ｓｉ３Ｎ４膜４５を形成しても良い。これは例えば、Ｓｉ３Ｎ４膜の堆積と、それに続くＲＩＥによるエッチバックにより形成する。こうすると、スリット３５を形成した際、スリットの両側がＳｉ３Ｎ４膜によって保護されるので、スリット内のウェットエッチング処理、例えば犠牲酸化膜の除去、の際に、スリット周辺の酸化膜がエッチングされることを防ぐことができる。
【０１０５】
本発明の第２、第３の実施例において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さとの差（以下段差）は、リソグラフィ、及ぴゲートエッチング工程を安定に実施する観点から、より小さいことが望ましく、両者間の段差は略等しいことが最も望ましい。両者間の段差は４０ｎｍ以内であればリソグラフィ、及ぴゲートエッチング工程に与える影響が低減されるので望ましく、また段差が１０ｎｍ以内であれば、リソグラフィ、及ぴゲートエッチング工程に与える影響がほぼ解消できるので、より好ましい。また、これら規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、ＣＭＰ条件を規定することが望ましい。
【０１０６】
本発明の第４の実施例につき説明する。第４の実施例では、第１〜３実施例のそれぞれにおいて示したゲート電極を形成する方法（それぞれ、素子分離形状形成後にゲート材料を堆積する方法、ゲート材料を堆積したのち素子分離形状を形成する方法、ダミーゲート材料を堆積したのち素子分離形状を形成して続いてダミーゲートをゲート電極に置換する方法）と、第１〜３の実施例のそれぞれにおいて示した、ボディコンタクト領域とキャリア経路とをオフセットさせずに、チャネル領域とキャリア経路とをオフセットさせる方法（それぞれ、素子分離形状形成前ににサイドウォール（図２では記号１０）の一方を除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設けた後素子分離形状形成後のある段階でボディコンタクト部周辺のサイドウォールを除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設ける以前に、素子領域周辺を不純物導入に対するマスクで覆う方法）のいずれを組み合わせても良い。
【０１０７】
本発明の第５の実施例につき説明する。第５の実施例では、チャネル形成領域は、最低一つのボディコンタクトに、キャリア経路を通して接続されていれぱ良い。これらの構造を備える単位が、トレンチ分離法、ＬＯＣＯＳ分離法等を用いて、絶縁体により互いに分離されていても良い。すなわち、前記単位間が、半導体層が除去された領域（例えば図３６、３７の完全誘電体分離領域４７。なお、完全誘電体分離とは、半導体層領域どうしが絶縁体によって完全に分離されていることを言い、この場合、完全誘電体分離領域４７において半導体層８が除去されることによって実現される。）により分離されていても良い。なお、図３７は図３６のａ−ａ’断面を示す。また、実施例によっては配線形成時にも残留するＳｉＯ２サイドウォール（例えば実施例２、図９の記号１０）等、素子分離領域形成のための酸化膜（例えぱＣＶＤ酸化膜１２）と接続する構造については、図３７においてはＣＶＤ酸化膜１２の一部に含まれるものとして描いた。また、ゲート電極１４と配線４１が接続する部分を、完全誘電体分離領域４７上に描いたが、一部、または全部がキャリア経路領域９上にあっても良い。但し、ゲート電極１４とシリコン基板１との間の寄生容量を考えると、ゲート電極１４と配線４１が接続する部分を、完全誘電体分離領域４７上にあることが、より好ましい。
【０１０８】
また、絶縁体によって互いに分離される一つの単位は、複数のトランジスタと一つのボディコンタクトからなるものでも良く（図３８）、また絶縁体によって互いに分離される一つの単位は、一つのトランジスタと複数のボディコンタクトからなるものでも良い（図３９、４０）。また、絶縁体によって分離される一つの単位は、複数のトランジスタと複数のボディコンタクト（図４１）からなるものでも良い。
【０１０９】
なお、第５の実施例において、ゲート電極の配置方向とボディコンタクトの位置関係は任意である。すなわち、ボディコンタクトはゲート電極の延長線上にあっても良く、延長線上に無い位置にあっても良い。
【０１１０】
本発明のその他の実施例につき説明する。その他の実施例では、図１（ａ）、図６（ａ）、図１０（ａ）の工程において、埋め込み絶縁層は通常ＳｉＯ２であるが、他の絶縁体であっても良い。例えば、Ｓｉ３Ｎ４、あるいは多孔質ＳｉＯ２であっても良い。また、埋め込み絶縁層の部分に空洞が設けられていても良い。また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜であっても良い。例えば、上層がＳｉ３Ｎ４、下層がＳｉＯ２より成る２層膜、上層と下層がＳｉＯ２、中層がＳｉ３Ｎ４よりなる３層膜であっても良い。埋め込み絶縁層の厚さは一般に８０ｎｍ〜１μｍであるが、この範囲以外であっても、発明の効果は変わらない。また、支持基板を欠き、絶縁体上に半導体層が設けられる基板、例えばＳＯＳ（シリコン・オン・サファイア）基板や、ガラス基板上に半導体層が設けられた構造であっても良い。また、シリコン層に代えてシリコン以外の半導体層を用いても良い。また、二種類以上の半導体の組み合わせであっても良い。完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおけるシリコン層２の厚さは、典型的には１０〜５０ｎｍである。ゲート長の大きい（典型的には０．３５μｍ以上）トランジスタや、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、これより厚くても良い。また、ゲート長が短く、短チャネル効果を強く抑制したい場合は、これより薄くても良い。なお、図１（ａ）、図６（ａ）、図１０（ａ）において、材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明に同様の変更が成されているものとする。また、図１（ａ）、図６（ａ）、図１０（ａ）以外の図面、あるいは記載についても、ある材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明において、同様の変更が成されたものとする。
【０１１１】
図１（ｂ）の工程において、パッドポリシリコン膜５、Ｓｉ３Ｎ４膜６はそれぞれ他の材料であっても良い。この時、それぞれを第２パッド膜、素子領域マスク膜と呼ぶとすると、両者の材料は、素子領域マスク膜をエッチングする際、第２パッド膜に対するエッチングレートが低くなる組み合わせ、すなわち第２パッド膜がエッチングストッパとなる組み合わせを持つよう、選択されていれば良い。素子領域マスク膜がＳｉ３Ｎ４である場合、第２パッド膜の材料として例えばアモルファスシリコン、シリコンゲルマニウム混晶、ＴｉＮ、ＴａＮ等が挙げられる。第２パッド膜の堆積は、スパッタなどＣＶＤ以外の方法を用いても行っても良い。また、第２パッド膜、素子領域マスク膜の厚さにも特に制限はないが、典型的にはともに５ｎｍ〜４００ｎｍ程度である。第２パッド膜は、素子領域マスク膜のエッチングの際に、消滅しない程度の厚さを持てば良い。
【０１１２】
図１（ｃ）、図２（ａ）の工程において、ＳｉＯ２サイドウォール１０は、エッチバック時、及びそれを除去するためのエッチングの際に、Ｓｉ３Ｎ４膜６（素子領域マスク膜）及びパッド酸化膜４（第２パッド膜）が消滅しない他の材料であっても良い。例えばＣＶＤにより堆積されるアモルファスカーボン、アモルファスフッ化カーボン等でも良い、また、ＢＣＢ（ベンゾシクロブテン）等の有機材料であっても良い。
【０１１３】
なお、ＳｉＯ２サイドウォール１０を、ＳｉＯ２以外の材料、例えばアモルファスカーボン、アモルファスフッ化カーボン、ＢＣＢ（ベンゾシクロブテン）により構成する場合、図２（ｂ）の工程は省略しても良い。
【０１１４】
なお、図２（ｂ）の工程を省略する場合、キャリア経路１１は、素子領域７と接するように設けられる。キャリア経路１１と素子領域７が接触する場合、キャリア経路１１の不純物濃度は低めの値、典型的には５×１０１７ｃｍ−３から３×１０１８ｃｍ−３の範囲とすることが、キャリア経路１１と素子領域７との間の電界を緩和するという観点から望ましい。
【０１１５】
ソース／ドレイン領域、ボディコンタクト領域とも、シリコン層３表面における不純物濃度は、典型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ−３である。より典型的には、３×１０１９ｃｍ−３から１×１０２０ｃｍ−３である。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は１×１０１４ｃｍ−１２から３×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ−１２から１×１０１５ｃｍ−２である。
【０１１６】
図６（ｂ）の工程において、ＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積したのち、ＲＩＥによりエッチバックを行わないでも良い。また、エッチバックを完全に実施せず、平坦な領域（Ｓｉ３Ｎ４膜２２上、及びキャリア流路領域９上の部分）上に、堆積した厚さよりも薄いＳｉＯ２膜が残るような形態をとっても良い。何れの場合も後述するキャリア経路１１へ不純物を導入するための条件、例えばイオン注入のエネルギーが変化するだけであり、発明の効果に影響しない。
【０１１７】
本発明の実施例において、シリコンの熱酸化により形成したゲート絶縁膜を、他の方法により形成したＳｉＯ２膜に置き換えても良い。例えばラジカル酸化によって形成したＳｉＯ２膜を用いても良い。また、ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をＴａ２Ｏ５などの高誘電率材料に置き換えても良い。ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くくなるので好ましい。ゲート絶縁膜が積層膜である場合、あるいは縦方向に組成が変化する膜である場合においても、ゲート絶縁膜中の一部の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くくなるので好ましい。
【０１１８】
各実施例におけるイオン注入において、ｐ型（ｐ＋型、ｐ−型も含む）領域を形成するｐ型不純物を形成するためのイオン種として、例えばＢ＋、ＢＦ２ ＋、Ｉｎ＋を用いる。また、ｎ型（ｎ＋型、ｎ−型も含む）領域を形成するｎ型不純物を形成するためのイオン種として例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。また、ｎ型、ｐ型ともそれぞれの導電型の不純物を導入できる他のイオン種を用いても良い。また、イオン種は上のように一価のものに限らず、二価以上の電荷を持つものでも良い。また、各導電型不純物よりなるクラスターをイオン注入しても良い。また、イオン注入を、プラズマドーピング、気相拡散、固相拡散等、イオン注入以外の不純物導入手段で置き換えても良い。
【０１１９】
イオン注入工程における、イオン注入エネルギーは、典型的には０．５ｋｅＶ〜２０ｋｅＶの範囲である。但し、不純物分布を特に浅くしたい場合にはこれ以下のエネルギーを、またＳＯＩ層が厚い場合等、不純物分布を深くしたい場合にはこれ以上のエネルギーを用いても良い。イオン注入した不純物を活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。
【０１２０】
第１〜３の実施例では、サイドウォール１０、２７の材料、サイドウォール１０、２７の形成方法及びその除去方法、またこれらの加工に伴うレジストパターンの有無において、それぞれ異なる方法を用いているが、各実施例に記したこれらの材料、工程の組み合わせを、それぞれ他の実施例のものと入れ換えても良い。
【０１２１】
なお、チャネル領域へ不純物を導入する場合、各実施例において、例えば犠牲酸化膜を形成した後にイオン注入によって行う。注入したイオンを活性化するための熱処理は、イオン注入直後に行ったも良く、ソース／ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。ＳＯＩ膜厚が５０ｎｍの場合には典型的にはゼロ〜２×１０１８ｃｍ−３であるが、ＳＯＩ膜が５０ｎｍより厚い場合は、典型的な値はこの範囲より低濃度であり、ＳＯＩ膜が５０ｎｍより薄い場合は、典型的な値はこの範囲より高濃度である。例えばＳＯＩ膜が１０ｎｍの場合、典型的にはゼロ〜５×１０１８ｃｍ−３である。また、しきい値電圧の設定の要求から、これら以外の濃度を用いても良い。また、ゲート電極としてポリシリコン以外の材料を用いる場合は、不純物の導入に依らずに、しきい値電圧を設定できるので、不純物の導入を省略しても良い。
【０１２２】
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース／ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
【０１２３】
ＣＭＯＳを製造する場合で、ゲート電極形状の加工前にゲート電極材料に不純物を導入する場合は、ｎチャネルトランジスタとｐチャネルトランジスタのゲート電極の導電型が異なる場合、適当なレジストマスクを設けることにより、それぞれに必要な導電型（一般的にはｎチャネルトランジスタのゲートはｎ型で、ｐチャネルトランジスタのゲートはｐ型）の不純物をそれぞれのトランジスタが設けられる領域に導入しても依り。また、ｎ型の不純物が導入されたゲート電極材料と、ｐ型の不純物が導入されたゲート電極材料では、ゲート電極の加工に最適となるエッチング条件が異なる場合があるが、この場合、適当なれジスとマスクなどマスク材料を用いることにより、ｎチャネルトランジスタのゲート電極の加工と、ｐチャネルトランジスタのゲート電極の加工とを、分離した工程において行っても良い。
【０１２４】
ゲート電極に不純物を導入する場合、堆積したゲート電極材料をＲＩＥ等により適当な形状にエッチングする前に導入しても良いし、エッチング後に導入しても良い。また、両者を組み合わせても良い。ゲート電極の材料は、必要は導電性と、トランジスタのしきい値電圧の設定に必要な仕事関数を持つものであれが良い。ゲート上層導電体は必要な導電性を持つものであれば良い。
【０１２５】
半導体層としてシリコンの場合を主に示したが、半導体層はシリコン以外の材料でも良い、また、シリコンとシリコン以外の材料との組み合わせであっても良い。また多層のＳＯＩ層に形成された多層のトランジスタが積層される３次元ＬＳＩにこの技術を用いても良い。
【０１２６】
素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは略等しいことが最も望ましい。三者に膜厚差が生じる原因は、ゲート酸化、ゲート前酸化、半導体層上のＳｉＯ２あるいはＳｉ３Ｎ４をエッチングする際に生じるＳｉ膜の目減り等、形状を加工する際に付随的に発生するものだけとし、素子領域、キャリア経路領域、ボディコンタクト領域のいずれかを、故意に他の領域よりも薄膜化するための工程を含めないことが、三者の膜厚差を小さくするという本発明の目的から、好ましい。
【０１２７】
また、素子の微細化に伴う短チャネル効果による特性の劣化は、ＳＯＩ層（例えぱ図１の３）が薄いほど抑制されるので、素子領域のＳＯＩ層は１５ｎｍ以下、好ましくは１０ｎｍ以下が望ましい。一方、ＳＯＩ層が薄くなりすぎると、量子力学的サイズ効果によるサブバンドの変調及が生じ、しきい値電圧が変動したり、キャリア濃度が変動してしまう。量子力学的サイズ効果によるしきい値変動を数十ｍＶ以下に抑制するためには、各領域のＳＯＩ層は５ｎｍ以上、また、より望ましくは、量子力学的サイズ効果によるしきい値変動をほぼ解消できる７ｎｍ以上であることが好ましい。これから、素子領域のＳＯＩ層厚さより、キャリア経路領域またはボディコンタクト領域ＳＯＩ層が薄くなる量は、１０ｎｍ以下（１５ｎｍマイナス５ｎｍ）が好ましく、より望ましくは３ｎｍ以下（１０ｎｍマイナス７ｎｍ）が好ましい。またこの場合、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて５〜１５ｎｍ、より望ましくはすべて７〜１０ｎｍの範囲にあることが望ましい。
【０１２８】
また、イオン注入の観点からは、ＳＯＩ層の全体をアモルファス化しないように、イオン注入の射程が、ＳＯＩ膜厚の全体に達しないことが好ましいので、７０〜８０％以下に留まるよう注入エネルギーを設定する。素子領域、キャリア経路領域、ボディコンタクト領域のうちいずれかが他より薄くなった場合、その領域において最悪でもイオン注入の射程が、ＳＯＩ膜厚の全体に達しないようにするためには、ＳＯＩ膜の薄膜化量が、最も膜厚が厚い領域における膜厚の３０％以下、できれば２０％以下とすることが好ましい。すなわち、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて膜厚が最大となる領域の７０％以上、より好ましくは８０％以上であることが望ましい。これは、短チャネル効果抑制のためにＳＯＩ層を１５ｎｍ以下とした場合にも、また短チャネル効果抑制の要請が少なくＳＯＩ層が１５ｎｍ以上である場合にも言える。
【０１２９】
実施例２、３において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さは、略等しいことが最も望ましい。リソグラフィ、及ぴゲートエッチング工程の安定性という観点から、段差は４０ｎｍ以内、より好ましくは２０ｎｍとすることが望ましく、規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、ＣＭＰ条件を設定することが望ましい。
【０１３０】
【発明の効果】
本発明は、素子領域に対するマスク材料（図１（ｃ）の記号７、図６（ａ）の記号７、図１０（ａ）の記号７、また、図１の記号１０、図６の記号１０、図１０の記号２７のサイドウォール等）を形成し、マスク材料をマスクにキャリア経路１１を形成するための不純物導入を行う。チャネル領域やソース／ドレイン領域が形成される素子領域は、マスク材料に覆われた部分に形成されるので、チャネル領域等が形成される素子領域と、キャリア経路を、排他的位置に、自己整合的に形成することができる。従って、キャリア流路への不純物導入と、チャネル領域への不純物導入は異なる工程で行われるので、両者の不純物濃度をそれぞれ独立に制御できる。また、両者の位置は排他的であるので、一方へ導入しようとした不純物が、他方の領域へ導入されてしまうことを防げる。従って、キャリア流路の抵抗を下げるために、キャリア流路に対して、チャネル領域より高濃度の不純物を導入することが可能であり、また、キャリア流路と素子領域とを排他的位置に自己整合的に形成できる。また、素子分離領域に設けられている絶縁膜（記号１２、記号２９、記号３０、記号１０）は、シリコン層よりも上方に突起した形状を持つので、シリコン層３は素子領域、素子分離領域ともほぼ同じ厚さを持ち、素子分離領域におけるシリコン層が素子領域より薄くなることがないので、薄膜ＳＯＩにも適用できる。以上より、本発明は第１の課題を解決できる。
【０１３１】
また、素子分離領域に設けられている絶縁膜（記号１２、記号２９、記号３０、記号１０）が、ゲート電極とシリコン層間の寄生容量を低減する作用、及びソース／ドレイン領域形成の不純物導入、チャネル領域への不純物導入、ボディコンタクト部への不純物導入の際に素子分離領域へ不純物が導入されることを防ぐ作用を持つことは、従来の技術における素子分離領域の絶縁膜（図４２の記号１０６、図４３の記号１２９、図４４の記号１３１、１３２）が持つ作用と同一である。
【０１３２】
また、素子分離領域に設けられている絶縁膜の端の垂直形状は、略垂直な形状を持つようＲＩＥにより加工されたマスク材料（図１（ｃ）の７、図６（ａ）の７、図１０（ａ）の７）端部の垂直形状を反映するので、素子分離領域に設けられる絶縁膜の端部の形状も急峻になる。また、本発明では、素子領域がマスク材料により覆われた状態で、素子分離領域の絶縁膜が形成、加工されるので、従来の技術のように、素子分離領域の絶縁膜を形成する際に素子領域がエッチングダメージを受けることは無い。また、素子分離領域の絶縁膜は、素子形成領域に対して自己整合的に形成される。従って第２の課題が解決される。
【０１３３】
第１〜３の実施例において、ゲート電極１４（あるいはダミーゲート電極）を形成する材料を堆積したのち、平坦化を実施し、ゲート上層導電体を設けた場合には、ゲート電極材料の表面（あるいはダミーゲート電極材料の表面、ゲート上層導電体の表面）は平坦な形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂直な形状を持ち、斜めの形状を持たないので。ゲート電極材料の下面は水平な形状を持つ。従ってゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦であり、オーバーエッチングの必要が無く、ゲート電極（あるいはダミーゲート電極）の加工が容易となり、第３の課題が解決される。
【０１３４】
また、本発明では、キャリア経路領域とボディコンタクト領域は接するが、キャリア経路領域とソース／ドレイン領域との間には一定の間隔が設けられるので、キャリア経路の抵抗を下げるために、キャリア経路の不純物濃度を高くしても、キャリア経路とソース／ドレイン領域間の電界が抑制され、漏れ電流が低く保たれる。図２（ｂ）に図示した工程においてＳｉＯ２サイドウォール１０を素子領域を覆うマスク材料の側面だけに残す工程は、キャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。第２の実施例において、図６（ｂ）に図示した工程で、サイドウォール１０をマスクにキャリア経路を設ける工程と、図９に図示した工程で、ボディコンタクト領域を拡大する工程とを設けたことも、同様にキャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。また、第３の実施例において、図１０（ｂ）に図示した工程において、あらかじめボディコンタクト領域の周辺にキャリア経路を形成した後、図１０（ｃ）の工程でサイドウォールをマスクに再度キャリア経路を形成するための不純物導入を行う工程も、同様にキャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。従って、本発明は、第４の課題を解決できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の断面図を示す。
【図２】本発明の第１実施例の断面図を示す。
【図３】本発明の第１実施例の断面図を示す。
【図４】本発明の第１実施例の断面図を示す。
【図５】本発明の第１実施例の断面図を示す。
【図６】本発明の第２実施例の断面図を示す。
【図７】本発明の第２実施例の断面図を示す。
【図８】本発明の第２実施例の断面図を示す。
【図９】本発明の第２実施例の断面図を示す。
【図１０】本発明の第３実施例の断面図を示す。
【図１１】本発明の第３実施例の断面図を示す。
【図１２】本発明の第３実施例の断面図を示す。
【図１３】本発明の第３実施例の断面図を示す。
【図１４】本発明の第３実施例の断面図を示す。
【図１５】本発明の第１実施例の平面図を示す。
【図１６】本発明の第１実施例の平面図を示す。
【図１７】本発明の第１実施例の平面図を示す。
【図１８】本発明の第１実施例の平面図を示す。
【図１９】本発明の第１実施例の平面図を示す。
【図２０】本発明の第１実施例の断面図を示す。
【図２１】本発明の第１実施例の断面図を示す。
【図２２】本発明の第１実施例の正面図を示す。
【図２３】本発明の第１実施例の断面図を示す。
【図２４】本発明の第１実施例の断面図を示す。
【図２５】本発明の第１実施例の断面図を示す。
【図２６】本発明の第２、第３実施例の正面図を示す。
【図２７】本発明の第２、第３実施例の正面図を示す。
【図２８】本発明の第２、第３実施例の断面図を示す。
【図２９】本発明の第２、第３実施例の断面図を示す。
【図３０】本発明の第２、第３実施例の断面図を示す。
【図３１】本発明の第２、第３実施例の断面図を示す。
【図３２】本発明の第２、第３実施例の断面図を示す。
【図３３】本発明の第２、第３実施例の断面図を示す。
【図３４】本発明の第２、第３実施例の断面図を示す。
【図３５】本発明の第３実施例の断面図を示す。
【図３６】本発明の第５実施例の平面図を示す。
【図３７】本発明の第５実施例の断面図を示す。
【図３８】本発明の第５実施例の平面図を示す。
【図３９】本発明の第５実施例の平面図を示す。
【図４０】本発明の第５実施例の平面図を示す。
【図４１】本発明の第５実施例の断面図を示す。
【図４２】従来の技術の断面図を示す。
【図４３】従来の技術の断面図を示す。
【図４４】従来の技術の断面図を示す。
【図４５】従来の技術の断面図を示す。
【図４６】従来の技術の断面図を示す。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ シリコン層
４ パッド酸化膜層
５ パッドポリシリコン層
６ Ｓｉ３Ｎ４層
７ 素子領域
８ ボディコンタクト領域
９ キャリア経路領域
１０ ＳｉＯ２サイドウォール
１１ ｐ型キャリア経路
１２ ＣＶＤ酸化膜
１３ ゲート酸化膜
１４ ゲート電極
１５ ソース／ドレイン領域
１６ ボディコンタクト高濃度領域
１７ 層間絶縁膜
１８ 配線
１９ ボディコンタクト配線
２０ ゲート酸化膜
２１ ポリシリコン
２２ Ｓｉ３Ｎ４膜
２３ ゲート上層導電体
２４ ボディコンタクト開口拡大部
２５ ダミーゲート絶縁膜
２６ ダミーゲート電極
２７ 有機膜（ＢＣＢ膜）
２８ フォトレジスト
２９ Ｓｉ３Ｎ４膜
３０ ＣＶＤＳｉＯ２膜
３１ 第２のＳｉ３Ｎ４膜
３２ ダミーゲート
３３ ＣＭＰ用ダミー
３４ 第２のＣＶＤＳｉＯ２膜
３５ スリット
３６ ゲート絶縁膜
３７ ゲート電極
３８ チャネル形成領域
３９ 第３のＣＶＤＳｉＯ２膜
４０ キャリア経路オフセット領域
４１ ゲート電極配線
４２ ゲート電極引き出し部
４３ サイドウォールＳｉ３Ｎ４膜
４４ サイドウォールＳｉＯ２膜
４５ ダミーゲート側壁Ｓｉ３Ｎ４膜
４６ 第２のゲート電極材料
１０１ シリコン基板
１０２ 絶縁体層
１０３ シリコン層
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ 分離用絶縁膜
１０７ ボディコンタクト領域
１０８ チャネル形成領域
１０９ ソース領域
１１０ ドレイン領域
１１１ ウェル領域
１１２ 層間絶縁膜
１１３ コンタクトホール
１１４ 配線層
１１５ ボディ用配線層
１１６ マスクパターン
１２１ 埋め込み酸化膜
１２２ Ｓｉ層
１２３ ドレイン
１２４ ソース
１２５ ゲート
１２６ ゲート絶縁膜
１２７ キャリア経路
１２８ ボディコンタクト
１２９ ＬＯＣＯＳ領域
１３０ 支持基板
１３１ 部分トレンチ
１３２ 深いトレンチ
【発明の属する技術分野】
本発明は電界効果型トランジスタの半導体装置及びその製造方法に関し、特に、ＳＯＩ（シリコン・オン・インシュレータ）基板上に設けられる電界効果型トランジスタに対して有効な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４２に特開平４−３４９８０号公報に記載された従来の技術を示す。シリコン基板１０１上に、絶縁体層１０２を介してシリコン層１０３が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１０４、ゲート電極１０５、チャネル領域１０８、ソース領域１０９、ドレイン領域１１０よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層１０３上に、分離用絶縁膜１０６が形成される。分離用絶縁膜の下部には、チャネル領域１０８と同じ導電型の不純物が導入された、ウェル領域１１１が設けられる。また、分離用絶縁膜６の一部を開口することによりボディコンタクト１０７を設け、ここを介してウェル領域１１１とボディ用配線層が連結される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、ウェル領域１１１を経由して、ボディコンタクト１０７から排出できるという特徴を持つ。
【０００３】
図４３にアイ・イー・イー・イー、エレクトロンデバイスレター、１８巻、１０２頁（ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ、Ｖｏｌ．１８，ｐ．１０２）に記載された従来の技術を示す。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層を熱酸化することによりＬＯＣＯＳ領域１２９が形成されるが、ＬＯＣＯＳ（ローカルオキサイデーソン・オブ・シリコン）領域の下には、薄いシリコン層が残され、これがキャリア経路１２７となる。また、キャリア経路はボディコンタクト１２８領域に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。また、同様の構造が、１９９６年ブイエルエスアイ・シンポジウム・オン・テクノロジー、９２頁に報告されている（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．９２）。
【０００４】
図４４に、２０００年ブイエルエスアイ・シンポジウム・オン・テクノロジー、１５４頁（１９９６ＶＬＳＩ Ｓｙｍｐ．Ｔｅｃｈ．ｐ．１５４）に記載された従来例を記載する。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられるＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、トレンチ分離プロセスにより素子分離領域が形成される。素子に隣接した一部の領域では、トレンチはシリコン層の下に達せず、シリコン層がトレンチの下部に残った部分トレンチ１３１が形成される。部分トレンチ１３１の下部に残された薄いシリコン層は、キャリア経路１２７となる。キャリア経路はボディコンタクト領域１２８に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。
【０００５】
【発明が解決しようとする課題】
ＳＯＩ層を極めて薄く（典型的には１０ｎｍ）形成することが必要とされる、微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、余剰キャリアの経路であるウェル領域１１１（以下キャリア経路）が薄くなるので、キャリア経路の抵抗が増してしまう。キャリア経路の抵抗を下げるためには、キャリア経路の不純物濃度をチャネル形成領域よりも高くする必要があるが、素子領域の位置と自己整合的に、キャリア経路に高濃度の不純物を導入する手段は知られていない。
【０００６】
図４２が記載される上記公開特許公報には、分離用絶縁膜１０６を形成する方法が記載されていないが、この素子分離方法はバルク基板上のＦＥＴにおいて、ＬＯＣＯＳ法あるいはトレンチ分離が実用化される以前に一般的に用いられた方法と同様と考えられる。バルク基板上のＦＥＴにおいて一般的な工程をＳＯＩ基板に当てはめると、図４５のようになる。まず、気相からの拡散などを用いて、シリコン層１０３（通常はシリコン基板）に不純物を導入する（図４５（ａ））。次に熱酸化、あるいはＣＶＤによって、シリコン層１０３上に分離絶縁層１０６を成長させる（図４５（ｂ））。次に、分離絶縁層１０６をウェットエッチングによりパターニングすれば、図４５（ｃ）のような形状が得られる。ここで、分離絶縁層１０６が除去された部分はトランジスタが形成される素子領域となり、分離絶縁層１０６の下部がキャリア経路となる。しかし、この方法では、キャリア経路にチャネル形成領域よりも高い濃度の不純物を導入できず、ＳＯＩ層が薄く、キャリア経路の不純物濃度を高くする必要がある微細な完全空乏化型ＳＯＩ−ＭＯＳＦＥＴには不向きである。
【０００７】
また、従来の文献には記されていないが、仮に図４６のようにフォトレジスト、あるいはＳｉＯ２膜等からなるマスクパターン１１６を用いて、分離領域に一旦不純物を導入した後（図４６（ａ））、分離絶縁層１０６を形成しこれをパターニングすれば、素子分離領域に位置するキャリア経路の不純物濃度を、チャネル形成領域１０８よりも高くすることが出来る。しかし、キャリア経路の位置と、トランジスタが形成される素子領域の位置が自己整合的に決まらないので、図４６（ｃ）に示すような位置ずれを生じる。
【０００８】
また、図４３、図４４の従来例では、素子分離領域をパターニングする際（ＬＯＣＯＳの工程に対するマスク膜を加工する際、あるいはシリコン層をエッチングして部分トレンチ１３１を形成する際）、素子領域がレジストにより覆われていることが一般的である。このレジストをマスクにイオン注入を実施すれば、素子分離領域にだけに自己整合的に不純物を導入できる。しかし、チャネル領域のＳＯＩ膜厚よりも、キャリア流路におけるＳＯＩ膜厚が必然的に薄くなる図４３、図４４の技術は、極めて薄いＳＯＩ層（典型的には１０ｎｍ）が要求される極微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおいては、キャリア経路においてＳＯＩ層が消失してしまうか、あるいはキャリア経路として不充分な厚さのＳＯＩ層しか残らないので、適用できない。
【０００９】
以上より、チャネル領域よりも高濃度の不純物を、チャネル領域に対して自己整合的に、キャリア経路となる部分に導入することができ、かつ、ＳＯＩ層が薄いＳＯＩ−ＭＯＳＦＥＴにも適用可能な技術の実現が強く望まれている（第１の課題）。
【００１０】
図４２の従来例は、図４３、図４４の従来例のように、キャリア経路がチャネル領域より薄くなることが無い点においては、薄膜ＳＯＩ層を用いたＳＯＩ−ＭＯＳＦＥＴへの適用に向いている。しかし、分離絶縁膜６を図４５（ｃ）、図４６（ｃ）のように加工する際、パターンの端部の形状に急峻性が得られなかったり、パターン形状がマスク寸法と異なったり、あるいはシリコン層に欠陥を発生させる等の問題が発生する。
【００１１】
仮に、図４５（ｃ）または図４６（ｃ）の工程において、ウェットエッチングにより分離絶縁膜６を加工する場合、エッチングは等方的に進むので、パターンの端部が急峻な形状にならない。また、エッチングが等方的に進むことにより、分離絶縁膜６が横方向にエッチングされ、分離絶縁膜の設けられる領域が小さくなってしまう可能性がある。また、もしドライエッチングにより加工を行えば、パターン端部の急峻性や、マスク寸法からのずれは改善されるが、シリコン層表面がドライエッチングに用いるプラズマに暴露するため、シリコン表面に様々な欠陥が発生する。また、ドライエッチングによりＳｉＯ２膜をエッチングする際のシリコンに対する選択比は、ウェットエッチングの場合に比べて小さいので、シリコン層をエッチングしてしまう可能性がある。従って厳密なシリコン膜厚制御が要求される薄膜ＳＯＩ−ＭＯＳＦＥＴにドライエッチングによる加工を適用するのは難しい。
【００１２】
以上より、薄膜ＳＯＩ層を用いたＳＯＩ−ＭＯＳＦＥＴへ適用でき、分離絶縁膜のパターン端部の形状が急峻で、マスク寸法からのずれが小さく、欠陥の発生が少なく、またシリコン層がエッチングされない素子分離技術の実現が強く望まれている（第２の課題）。
【００１３】
図４２の従来例は、分離絶縁膜６の上端が、素子領域におけるシリコン層の表面よりも突起している。従って、ゲート電極材料を堆積すると、その表面は分離絶縁膜６の突起を反映した凹凸を持つ。ゲート電極を加工する際、加工される材料の表面が平坦でなければ、レジストパターンが変形し、加工されたゲート電極の形状が変形したものになる。また、ゲート電極材料の表面、あるいはゲート電極材料の下面が平坦でなければ、ゲート電極をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、反応性イオンエッチング）で加工する際、一部の領域だけで、先にゲート電極のエッチングが終了し、下地のゲート絶縁膜が露出してしまう。この状態で、残りの領域のゲート電極材料を除去するべく、エッチングを進めると、露出したゲート絶縁膜がエッチングされ、さらに下地のシリコン層までがエッチングされてしまい、トランジスタの形状を形成できなくなるという問題が起こる。
【００１４】
以上より、ゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦となる素子分離技術の実現が強く望まれている（第３の課題）。
【００１５】
図４２の従来例において、チャネル領域からボディコンタクトに至るキャリアの経路（以下本明細書においてはキャリア経路と記す）の抵抗を下げるためには、キャリア経路であるウェル領域の不純物濃度を高くすることが望ましい。しかし、ウェル領域の不純物濃度を高くしすぎると、ソース／ドレイン領域とウェル領域との間の電界強度が高くなり、その結果漏れ電流が増大する。
【００１６】
従って、ソース／ドレイン領域と、ウェル領域との間の電界強度を抑制し、漏れ電流を低く保ったまま、キャリア経路の抵抗を下げることができるトランジスタ構造及びその製造方法の実現が強く望まれている（第４の課題）。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さは、すべて５〜１５ｎｍの範囲内であることを特徴とする。
【００１８】
本発明の半導体装置は、絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さの最小値は最大値の７０％以上であり、かつ前記最大値と前記最小値との差が１０ｎｍ以下であることを特徴とする。
【００１９】
本発明の半導体装置は、前記最大値と前記最小値の差が３ｎｍ以下であることを特徴とする。
【００２０】
本発明の半導体装置は、前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が４０ｎｍ以内であることを特徴とする。
【００２１】
本発明の半導体装置は、前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が１０ｎｍ以内であることを特徴とする。
【００２２】
本発明の半導体装置は、前記フィールド絶縁膜の側方に設けられた第１の領域と、前記第１の領域の上に位置し前記キャリア経路領域上部に延長される第２の領域とからなることを特徴とする。
【００２３】
本発明の半導体装置は、前記ゲート電極の前記第１の領域と前記第２の領域は、異なる工程において堆積された材料よりなることを特徴とする。
【００２４】
本発明の半導体装置は、前記ゲート電極の前記第１の領域と前記第２の領域は、異なる材料よりなることを特徴とする。
【００２５】
本発明の半導体装置は、前記フィールド絶縁膜端部の少なくとも前記素子領域側に、絶縁膜よりなる側壁を持つことを特徴とする。
【００２６】
本発明の半導体装置は、前記絶縁膜よりなる側壁の下の半導体層に、不純物濃度が低い領域を持つことを特徴とする。
【００２７】
本発明の半導体装置は、前記フィールド絶縁膜の側面に、Ｓｉ３Ｎ４膜よりなる側壁を持つこと特徴とする。
【００２８】
本発明の半導体装置は、前記フィールド絶縁膜の下部及び側面は、Ｓｉ３Ｎ４膜よりなることを特徴とする。
【００５０】
本発明の半導体装置は、前記ゲート絶縁膜の少なくとも一部に、フィールド絶縁膜よりも誘電率が高い材料を含むことを特徴とする。
【００５１】
本発明の半導体装置は、前記ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率よりも高いことを特徴とする。
【００５２】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと一つのボディコンタクトを含むことを特徴とする。
【００５３】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、複数のトランジスタと一つのボディコンタクトを含むことを特徴とする。
【００５４】
本発明の半導体装置は、前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと複数のボディコンタクトを含むことを特徴とする。
【００５６】
【発明の実施の形態】
本発明の第１の実施例について、図１から図５、図１５から図２５を参照して説明する。図１から図５の断面図は、完成図である図１９におけるａ−ａ'断面の形状を、工程を追って描いたものである。
【００５７】
シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する（図１(ａ)）。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである（図１（ａ））。
【００５８】
厚さ１０ｎｍのパッド酸化膜４を熱酸化により形成後、厚さ２０ｎｍのパッドポリシリコン膜５、厚さ１５０ｎｍのＳｉ３Ｎ４膜６を、ＣＶＤ等の薄膜堆積手段を用いてこの順に堆積する（図１（ｂ））。
【００５９】
素子領域７を形成する領域、ボディコンタクト領域８を形成する領域にのみ、Ｓｉ３Ｎ４膜６を残すよう、フォトリソグラフィおよびＲＩＥを用いて加工する（図１（ｃ））。続いて全体にＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成する（図２（ａ））。
【００６０】
次に素子領域７に位置するＳｉ３Ｎ４膜６、及びＳｉＯ２サイドウォール１０をレジストパターンで覆い、ボディコンタクト領域８を覆うＳｉ３Ｎ４膜６の側面にあるＳｉＯ２サイドウォール１０を除去する。続いてレジストを除去した状態における断面図を図２（ｂ）、平面図を図１５にそれぞれ示す。
【００６１】
Ｓｉ３Ｎ４膜６、及びＳｉＯ２サイドウォール１０をマスクに、シリコン層３に不純物をイオン注入し、続いて不純物を活性化するための熱処理（典型的には９００〜１０５０度１０秒）をする。注入される不純物イオンの導電型は、ｎチャネルトランジスタ周辺ではｐ型、ｐチャネルトランジスタ周辺ではｎ型である。ｐ型不純物となるイオンとして、例えばＢ＋、ＢＦ２ ＋、Ｉｎを用いる。ｎ型不純物となるイオンとして例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。これにより、シリコン層３中に不純物濃度が比較的高いキャリア経路１１が形成される（図２（ｃ））。ｐチャネルトランジスタの周辺と、ｎチャネルトランジスタの周辺で異なる不純物を導入するためには、それぞれに対してイオン注入をする際に、他方をレジストパターンで覆えば良い。
【００６２】
キャリア経路１１の不純物濃度は、典型的には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲である。ドーズ量は、典型的には１×１０１３ｃｍ−２から１×１０１５ｃｍ−２の範囲である。
【００６３】
素子領域７を覆うＳｉ３Ｎ４膜６は、ＳｉＯ２サイドウォール１０を持つので、キャリア経路１１と素子領域７との間には、不純物の緩衝領域となるスペースが開く。このスペースにおいては、キャリア経路１１に導入された不純物が、キャリア経路１１から離れるに従い、あるいは後述するように素子領域のソース／ドレイン領域に導入される不純物が、ソース／ドレイン領域から離れるに従い低下するように分布する。不純物分布が急峻である場合、緩衝領域となるスペースに不純物が全く導入されない部分ができても、もちろん構わない。
【００６４】
フッ酸溶液により、ＳｉＯ２サイドウォール１０をエッチング除去した後、Ｓｉ３Ｎ４膜６をマスクに、パッドポリシリコン層５をＲＩＥで除去する。続いて、Ｓｉ３Ｎ４膜６をマスクに、パッド酸化膜層４をＲＩＥにより除去する。この状態における平面図を図１６に、図１６のａ−ａ’断面図を図３（ａ）に示す。
【００６５】
全体をＣＶＤＳｉＯ２膜１２で覆い（図３（ｂ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２を平坦化し、図３（ｃ）の形状を得る。但し、図面を見やすくするために、図１７においてＣＶＤ酸化膜１２とゲート酸化膜１３を省略して描いている。
【００６６】
続いて、素子形成領域７及びボディコンタクト領域８において、熱したリン酸によりＳｉ３Ｎ４膜６を除去し、ＲＩＥ、もしくはフッ酸−硝酸混合液によるウェットエッチングにより、パッドポリシリコン層５を除去し、フッ酸によるウェットエッチングにより、パッド酸化膜層４を除去する。続いて、素子形成領域７及びボディコンタクト領域８において露出したシリコン層３の表面を１０ｎｍ熱酸化して犠牲酸化膜を形成したのち、フッ酸により犠牲酸化膜を除去する。続いて、２ｎｍ熱酸化しゲート酸化膜１３を形成し、全面にポリシリコンを２００ｎｍＣＶＤにより堆積する。続いてフォトリソグラフィもしくは電子ビーム露光などのリソグラフィ技術と、ＲＩＥ等のエッチング技術を用いて、堆積したポリシリコンを加工してゲート電極１４を形成する（図４（ａ））。この時、ボディコンタクト領域８に堆積されたポリシリコンは、ゲートの加工と同時に除去させる。
【００６７】
続いて、素子形成領域７において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース／ドレイン領域１５を形成する。ｎチャネルトランジスタのソース／ドレイン領域にはｎ型の不純物が、ｐチャネルトランジスタのソース／ドレイン領域にはｐ型の不純物が、それぞれ高濃度に導入される。キャリア経路１１を介してｎチャネルトランジスタと接続するボディコンタクト領域８には、ｐ型不純物が、キャリア経路１１を介してｐチャネルトランジスタと接続するボディコンタクト領域８には、ｎ型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域１６が形成される。ゲート電極下部のシリコン層３はチャネル形成領域３８となる。この状態における平面図を図１７に、図１７のａ−ａ’断面図を図４（ｂ）に示す。また、素子領域７、素子分離領域９、ボディコンタクト領域８の位置関係を図１８に示す。
【００６８】
ｎチャネルトランジスタのソース／ドレイン領域と、ｐチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、ｐチャネルトランジスタのソース／ドレイン領域と、ｎチャネルトランジスタのボディコンタクト領域は同一導電型であるので、同一の工程で同時に不純物を導入しても良い。また、ｎチャネルトランジスタのソース／ドレイン領域、ｐチャネルトランジスタのボディコンタクト領域、ｐチャネルトランジスタのソース／ドレイン領域、ｎチャネルトランジスタのボディコンタクト領域に対して、それぞれ別々の工程（例えば別々のイオン注入工程）において不純物を導入しても良い。
【００６９】
全面にＣＶＤによりＳｉＯ２膜を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、ゲート電極に接続する配線４１及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設ける。この状態における平面図を図１９、図１９のａ−ａ’断面図を図５に示す。図１９の状態におけるｂ−ｂ’断面を図２０に、ｃ−ｃ’断面を図２１に示す。
【００７０】
第１の実施例において、パッドポリシリコン層５は、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングする際、シリコン層３が露出するのを防ぐ役割を持つ。パッドポリシリコン層５を省略した場合、Ｓｉ３Ｎ４膜をＲＩＥによりエッチングしている間に、パッド酸化膜層４も同時に除去され、シリコン層３の表面が露出し、シリコン層３がＲＩＥによるエッチングダメージを受ける可能性がある。これに対して、本発明の工程では、Ｓｉ３Ｎ４膜が、パッドポリシリコン層に対して選択的にエッチングされ、パッドポリシリコン層５がＳｉ３Ｎ４膜をＲＩＥによりエッチングする際のストッパとなる。また、図３（ａ）の形状を形成する際、パッド酸化膜４がパッドポリシリコン層５のエッチングに対するストッパとなる。その後パッド酸化膜４をウェットエッチングにより取り除けば、ＲＩＥによるシリコン層に対するダメージを解消できる。また、ウェットエッチングに代えてＲＩＥによりパッド酸化膜４を除去しても、パッド酸化膜４は薄いので、シリコン層３に対するダメージを軽減できる。なお、ここでいうシリコン層へのＲＩＥダメージとは、ＲＩＥの工程中に、シリコン層がある程度エッチングされてしまうこと、ＲＩＥ中にシリコン層中に炭素等の汚染物質が侵入、付着すること、及びシリコン層の結晶表面、結晶内部に欠陥が導入されることを言う。
【００７１】
なお、ポリシリコン５が無くとも、低ダメージのＲＩＥによりシリコン層３にダメージを与えずに、Ｓｉ３Ｎ４膜６とＳｉＯ２膜４をパターニングできる場合、ポリシリコン５を省略しても良い。この場合、図２（ａ）に相当する断面は、図２３のようになる。また、この時、素子分離領域のＳｉＯ２膜４は残留していても良い。図２３の形状を形成したあとの工程は、図２（ｂ）から図６と同様である。この場合、図２（ｂ）に相当する形状を形成するためには、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０をウェットエッチングにより除去する。ＳｉＯ２サイドウォール１０をウェットエッチングする際、Ｓｉ３Ｎ４膜６下のパッド酸化膜３に対して、両側からエッチング液が侵入し、パッド酸化膜４が両側からある一定の位置までエッチングされるが、発明の効果に影響はない。
【００７２】
パッド酸化膜４がエッチングされることを防ぎたい場合は、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０を除去しなくても良い。但し、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０をエッチングしない場合、キャリア経路１１とボディコンタクト高濃度部１６が接触しない。両者を接触させるためには、後述第２の実施例と同じように、図４（ｂ）の工程においてボディコンタクト高濃度領域１６を形成する以前の適当な段階（例えば図３（ｃ）の形状形成後、図４（ａ）の形状形成後など）において、ボディコンタクト領域８がキャリア経路に接するように、ボディコンタクト領域８をＲＩＥによるエッチング、あるいはウェットエッチングにより広げておけば良い。または後述第３の実施例と同じように、ＳｉＯ２サイドウォール１０を形成する材料を堆積する前に、レジストマスクを使用してボディコンタクト領域８周辺にキャリア経路を形成するための不純物を導入すれば良い。なお、ボディコンタクト領域８側のＳｉＯ２サイドウォール１０を除去しない場合、素子領域７周辺のＳｉＯ２サイドウォール１０は素子完成後まで残留することになるが、発明の効果に影響は無い。
【００７３】
また、以上に工程を説明するために用いた図面では、ゲート電極１４、ソース／ドレイン領域１５、ボディコンタクト高濃度領域１６が同一断面上に存在しているが、ボディコンタクト高濃度領域１６及びボディコンタクト領域８は、キャリア経路１１を介してゲート電極１４下の半導体層であるチャネル形成領域３８と接続していれば、素子分離領域中のいかなる位置に設けられても良い。例えば、図２２に示すように、ゲート電極の延長線上に設けられても良い。また、ゲート電極１４、ソース／ドレイン領域１５、ボディコンタクト高濃度領域１６が同一断面上になく、またゲート電極の延長線上にも当たらない位置に、ボディコンタクト高濃度領域１６及びボディコンタクト領域８が設けられても良い。
【００７４】
なお、ゲート電極４を形成するための導電性材料（例えばポリシリコン、以下ゲート電極材料）を堆積したのち、これをＣＭＰなどの平坦化工程により平坦化しても良い。平坦化を行うと、ゲート電極材料の上部が平面となるので、ゲート電極の加工性が向上する。ゲート電極４を形成するための導電性材料を平坦化する場合、ゲート電極を素子領域の外側に引き出す部分（ゲート電極引き出し部４２）を設けるためには、素子分離領域上にもゲート電極材料を残す必要があるので、素子分離領域上のゲート電極材料２１が全く失われない程度に平坦化を行ったのち（図２４）、ゲート電極を加工して図４（ａ）の形状を形成するか、素子分離領域上のゲート電極材料であるポリシリコン（図２５中の２１）が全て除去されるようにＣＭＰにより平坦化した後、図２５のようにゲート電極の加工前にあらためて全体に導電性材料（ゲート上層導電体２３）を堆積したのち、ゲート電極材料２１とゲート上層導電体２３とを加工し、ゲート電極を形成しても良い。なお、ゲート電極材料２１とゲート上層導電体２３は同じ材料であっても良いし、異なる材料であっても良い。なお、ゲート上層導電体２３を堆積させる場合、ゲート電極１４は、ゲート電極材料２１とゲート上層導電体２３との二層構造になる。また、素子分離領域上のゲート電極材料２１が全く失われない程度に平坦化を行った上、ゲート上層導電体２３を堆積する工程を行っても良い。
【００７５】
本発明の第２の実施例を図６〜図９、及び図２６から図３４を参照して説明する。図６から図９は、配線工程直前の平面図である図２６及び図２７において、ａ−ａ’と示した位置における断面の形状を、工程を追って描いたものである。なお、図２６及び図２７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００７６】
第２の実施例について、図６〜図９を参照して説明する、シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである。基板の構造は図１（ａ）と同じである。
【００７７】
シリコン層３の表面を熱酸化し、厚さ１０ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ２ｎｍのゲート酸化膜２０を熱酸化により形成する。続いて厚さ２００ｎｍのポリシリコン層２１、厚さ１００ｎｍのＳｉ３Ｎ４層２２をＣＶＤにより堆積する。素子領域７及びボディコンタクト領域８の双方を除く領域（キャリア経路領域９）において、ポリシリコン層２１と、Ｓｉ３Ｎ４層２２を除去する（図６（ａ））。
【００７８】
続いて全体にＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、Ｓｉ３Ｎ４膜６の側面に、ＳｉＯ２サイドウォール１０を形成する。続いて、ポリシリコン層２１、Ｓｉ３Ｎ４層２２、ＳｉＯ２サイドウォール１０をマスクに、シリコン層３にイオン注入等の不純物導入手段により、不純物を導入し、続いて不純物を活性化するための熱処理を行い、キャリア流路領域１１を形成する（図６（ｂ））。
【００７９】
なお、サイドウォール１０は多層膜により構成しても良い。図３１（ａ）、図３１（ｂ）、図３２（ａ）または図３２（ｂ）に示すように、サイドウォールＳｉ３Ｎ４膜４３、サイドウォールＳｉＯ２膜４４の２重構造としても良い。図３１（ａ）、図３１（ｂ）はゲート酸化膜２０上にＳｉ３Ｎ４膜４３を設けた場合、図３２（ａ）、図３２（ｂ）は、ゲート酸化膜２０上を除去したのちシリコン層３上にＳｉ３Ｎ４膜４３を設けた場合である。ここで、Ｓｉ３Ｎ４膜４３は、サイドウォールを形成するためにＳｉＯ２膜４４をエッチバックする際にエッチングのストッパとして作用する。また、図３１（ｂ）、図３２（ｂ）はサイドウォール部を除く素子分離領域で、シリコン層を露出させた形状である。なお、図３１（ｂ）においては、サイドウォール部を除く素子分離領域で、ゲート酸化膜２０は除去せずに、Ｓｉ３Ｎ４膜４３だけを除去しても良い。図３１（ｂ）、図３２（ｂ）では、キャリア経路を形成する際、Ｓｉ３Ｎ４膜４３を通してイオン注入する必要が無いので、イオン注入時にＳｉ３Ｎ４膜４３中の窒素原子が、シリコン層に入ることが無い。また、図３１（ｂ）、図３２（ｂ）において、素子分離領域のシリコン表面が露出すると、気相拡散、固相拡散、プラズマドーピングなど、イオン注入以外の不純物導入プロセスが可能となる。また、図３１（ａ）、図３２（ａ）、図３２（ｂ）では、ゲート酸化膜２０が露出しないので、ウェットエッチングにより、サイドウォールＳｉＯ２膜４４を除去しても、ゲート酸化膜２０が侵食を受けないという長所がある。従って、図３１（ａ）、図３２（ａ）、図３２（ｂ）の構造を用いた場合には、第１の実施例の図２（ｂ）から（ｃ）の工程と同様に、素子領域に隣接するサイドウォールＳｉＯ２膜４４を残し、ボディコンタクト領域に隣接するサイドウォールＳｉＯ２膜４４を、レジストパターンなどの適当なマスク材料と、ウェットエッチングなどのエッチング手段を用いて除去すれば、第１の実施例と同様に、キャリア経路とボディコンタクト領域が接続する形状が得られる（Ｓｉ３Ｎ４膜４３が充分薄くければ、キャリア経路の不純物と、ボディコンタクト領域の不純物は、不純物の横方向広がりにより接触する。Ｓｉ３Ｎ４膜４３の厚さは例えば１０ｎｍとする。）。続いて第２の実施例と同様の工程を得れば、図８（ａ）、図８（ｂ）に相当する状態において、キャリア経路とボディコンタクトが接する構造が得られる（図３３）。この時、図８（ａ）、図８（ｂ）のサイドウォールは、図３１、図３２を参照して説明した多層膜の形状を反映したものになるが、これが発明の効果を損なうことは無い。図３１（ａ）のサイドウォールを用いた場合の完成図を図３３に示す。また、図３１（ａ）、図３２（ａ）、図３２（ｂ）に示した構造のサイドウォールの一方を除去した後に、サイドウォール部を除く領域のＳｉ３Ｎ４膜４３をＲＩＥ等のエッチング手段により除去しても良い。この場合の形状を図３１（ａ）のサイドウォールを用いた場合について図３４に示す。
【００８０】
なお、同様の構造を持つ多層構造のサイドウォール１０を第１の実施例または第３の実施例において、ＳｉＯ２サイドウォール１０、または有機膜２７（後述）と同様に用いても良い。
【００８１】
全体をＣＶＤＳｉＯ２膜１２で覆い（図６（ｃ））、Ｓｉ３Ｎ４膜６をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜１２を平坦化し、図７（ａ）の形状を得る。
【００８２】
続いて、ＲＩＥによりＳｉ３Ｎ４膜６を除去する。この時、ＣＶＤＳｉＯ２膜１２及びＳｉＯ２側壁１０の上部も除去される（図７（ｂ））。
【００８３】
全面にタングステンを１００ｎｍ堆積しゲート上層導電体２３とする（図７（ｃ））。
【００８４】
通常のリソグラフィ及びＲＩＥ工程により、ゲート上層導電体２３及びポリシリコン２１をパターニングし、ゲート電極３７を形成する。続いて、素子形成領域７において、ゲート電極をマスクに、ゲート電極の両側にイオン注入を行うことにより、ソース／ドレイン領域１５を形成する。ｎチャネルトランジスタのソース／ドレイン領域にはｎ型の不純物が、ｐチャネルトランジスタのソース／ドレイン領域にはｐ型の不純物が、それぞれ高濃度に導入される。キャリア経路１１を介してｎチャネルトランジスタと接続するボディコンタクト領域８には、ｐ型不純物が、キャリア経路１１を介してｐチャネルトランジスタと接続するボディコンタクト領域８には、ｎ型不純物が、それぞれ高濃度に導入され、ボディコンタクト高濃度領域１６が形成される。ゲート電極下部のシリコン層３はチャネル形成領域３８となる。この段階での平面図を図２６、図２６のａ−ａ’断面図を図８（ｂ）に示す。
【００８５】
全面にＣＶＤによりＳｉＯ２膜を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜１７を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設け、図８（ｂ）の形状を得る。また、図示していないが、ゲート電極引き出し部に対してはゲート電極配線を、第１の実施例と同様に接続する。
【００８６】
図８（ａ）の形状を形成する際、ボディコンタクト高濃度領域１６を形成する以前に、ボディコンタクト高濃度領域１６に隣接するＳｉＯ２サイドウォール１０、あるいはＳｉＯ２サイドウォール１０とＣＶＤ酸化膜１２の一部を、ＳｉＯ２サイドウォール１０適当なレジストパターン等によりなるマスクパターンと、ウェットエッチングあるいはＲＩＥ等のエッチング工程を用いることにより除去し、ボディコンタクト開口拡大部２４を設けても良い。そののちイオン注入などの不純物導入手段によって、ボディコンタクト高濃度領域１６を形成すると、ボディコンタクト高濃度領域１６は図８（ａ）の場合よりも広がり、キャリア経路１１に接するように形成できる。ボディコンタクト高濃度領域１６とキャリア経路１１が接していると、キャリアがボディコンタクトへ至る経路における電気抵抗が小さくなるので好ましい。この場合の形状を図２７の平面図、及び図９（ａ）の断面図に示す。続いて、図８（ｂ）の場合と同様に配線を形成した場合の断面図を図９（ｂ）に示す。
【００８７】
図２６のｂ−ｂ’断面、図２７のｂ−ｂ’断面は、ともに図２８に示す構造を持つ。図２６のｃ−ｃ’断面は図２９、図２７のｃ−ｃ’断面は図３０に示す構造を持つ。
【００８８】
なお、ＣＭＰに対するマスク（図６（ａ）、（ｂ）における）は、最上層がＣＭＰに対する耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、最下層がゲート絶縁膜を成す絶縁体より形成されていれば良く、材料は上記実施例の記載に限定されない。但し、第２層はゲート電極を形成できる材料である必要がある。またゲート上層導電体は、導電性を持つ材料であれば良い。例えば、ポリシリコンまたはシリコン−ゲルマニウム 混晶等の多結晶半導体、タングステンシリサイド、モリブデンシリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のシリサイド、タングステンシリサイド、モリブデンシリサイド等の金属、ＴｉＮ、ＴａＮなどの金属化合物であっても良い。また、前記ＣＭＰマスクの第２層は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。また、ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であっても良い。
【００８９】
本発明の第３の実施例を図１０〜図１４、及び図２６から図３５を参照して説明する。図６から図９は、配線工程直前の平面図である図２６及び図２７において、ａ−ａ’と示した位置における断面の形状を、工程を追って描いたものである。なお、図２６及び図２７にａ−ａ’、ｂ−ｂ’及びｃ−ｃ’と示した位置は、第１の実施例、図１９のａ−ａ’、ｂ−ｂ’及びｃ−ｃ’の位置にそれぞれ対応するものである。各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００９０】
第３の実施例を図１０〜図１４を参照して説明する。なお、各領域に導入される不純物種、不純物濃度、各部の寸法、膜厚などは、特記しない限り第１の実施例と同じである。
【００９１】
シリコン基板上１に埋め込み絶縁膜層２を介して単結晶シリコン層３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。埋め込み絶縁膜層２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層３の厚さは典型的には１０〜５０ｎｍである。基板の構造は図１（ａ）と同じである。
【００９２】
シリコン層３の表面を熱酸化し、厚さ１０ｍｍの犠牲酸化層を形成したのち、フッ酸によるウェットエッチングにより犠牲酸化膜層を除去する。続いて厚さ２ｎｍのダミーゲート絶縁膜２５を熱酸化により形成する。続いて厚さ２００ｎｍのポリシリコン層を堆積し、素子領域７及びボディコンタクト領域８を除く領域（キャリア流路領域９）において、ダミーゲート絶縁膜２５とポリシリコン層を除去し、素子領域７及びボディコンタクト領域８上にダミーゲート絶縁膜２５とダミーゲート電極２６が積層した構造を形成する（図１０（ａ））。
【００９３】
なお、図１０（ａ）の工程において、ダミーゲート絶縁膜２５をエッチングせずに残しても良い。この場合、図１０（ｃ）の工程で、ＢＣＢ膜をエッチバックして有機膜側壁２７を形成する際、ダミーゲート絶縁膜２５がＢＣＢ膜のエッチングに対するストッパとなる。但し、この場合、図１１（ａ）のＳｉ３Ｎ４膜の下には、ダミーゲート絶縁膜２５が残留する。ダミーゲート絶縁膜２５が残留する場合、後述の図１３（ｂ）の形状を作成するため、ダミーゲート電極２６下のダミーゲート酸化膜２５をウェットエッチングにより除去する工程で、図１３（ｂ）の手前側及び奥側に位置する素子領域と素子分離領域との境界で、Ｓｉ３Ｎ４膜下のダミーゲート絶縁膜２５が横方向（図１３（ｂ）の手前及び奥行き方向）にエッチングされる可能性がある。ダミーゲート絶縁膜２５に対する横方向のエッチングを抑制したい場合には、ダミーゲート絶縁膜２５を残留させないことが好ましい。
【００９４】
次に、素子領域７とその周辺が覆われ、ボディコンタクト領域９とその周辺が露出した形態を持つ、フォトレジストパターン２８を形成し、フォトレジストパターン２８をマスクに、ボディコンタクト領域９の周辺に比較的高い濃度の不純物を導入し（典型的には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲の濃度）、キャリア経路１１を形成する（図１０（ｂ））。
【００９５】
ＣＭＯＳ（相補型電界効果型トランジスタ）を製造する場合、イオン注入に対するマスクパターン（フォトレジスト、ＥＢレジスト等、レジストの露光パターン）は、ｎチャネルトランジスタのソース／ドレイン領域形成工程、ｐチャネルトランジスタのソース／ドレイン領域形成工程、ｎチャネルトランジスタのボディコンタクト形成工程、ｐチャネルトランジスタのボディコンタクト形成工程のそれぞれに対して用意し、各工程マスクパターンを用いることにより各工程に関わる領域が露出したレジストパターンをウェハ上に設け、各領域に対して不純物を導入すれば良い。
【００９６】
また、ＣＭＯＳを製造する場合、ｎチャネルトランジスタのソース／ドレイン領域とｐチャネルトランジスタのボディコンタクト領域は同じ導電型であるので、両者に対して同時に不純物を導入しても良い。この場合はこの二つの領域が露出したマスクパターンを用いて二つの領域が露出するレジストパターンをもうける。ｐチャネルトランジスタのソース／ドレイン領域とｎチャネルトランジスタのボディコンタクト領域も同じ導電型であるので、同様に両者に対して同時に不純物を導入しても良い。
【００９７】
続いて全体にＢＣＢ（ベンゾシクロブテン）をＣＶＤにより１５０ｎｍ堆積し、ＲＩＥによりエッチバックし、ダミーゲート電極の側面に、ＢＣＢ膜２７よりなる側壁を形成する。続いて、ダミーゲート電極２６及びＢＣＢ膜２７をマスクに、シリコン層３に比較的高い濃度の不純物を導入し、素子領域の周辺部においてもキャリア経路１１を形成する。この工程により、キャリア経路１１と素子領域７接続せず、キャリア経路１１とボディコンタクト領域８は接続するという形態が得られる（図１０（ｃ））。ＢＣＢ等の有機膜により形成した側壁はＯ２プラスマ処理等のドライプロセスで容易に除去できるという特徴がある。
【００９８】
ＢＣＢ膜を除去後、ＣＶＤ法により全面にＳｉ３Ｎ４膜２９を堆積したのち（例えば１００ｎｍ）、全体をＣＶＤＳｉＯ２膜３０で覆い（図１１（ａ））、Ｓｉ３Ｎ４膜２９をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜３０を平坦化し、図１１（ｂ）の形状を得る。
【００９９】
続いて、ＲＩＥによりダミーゲート電極上のＳｉ３Ｎ４膜２９を除去する。この時、ＣＶＤＳｉＯ２膜３０の上部も除去される。続いて全面に第２のＳｉ３Ｎ４膜３１を堆積する（図１２（ａ））。次に、通常のフォトリソグラフィ及びＲＩＥ工程により、第２のＳｉ３Ｎ４膜３１をパターニングし、さらに素子領域における第２のＳｉ３Ｎ４膜３１をマスクにダミーゲート電極２６をパターニングする。この時、素子領域７には、ダミーゲート膜２６と第２のＳｉ３Ｎ４膜３１との積層構造よりなるダミーゲート３２が、キャリア経路領域には、第２のＳｉ３Ｎ４膜３１からなるＣＭＰ用ダミーが形成される（図１２（ｂ））。
【０１００】
全面に第２のＣＶＤＳｉＯ２膜３４を例えば５００ｎｍ堆積し、第２のＳｉ３Ｎ４膜３１をストッパとして、ＣＭＰにより、第２のＣＶＤＳｉＯ２膜３４を平坦化すると、図１３（ａ）の形態が得られる。次に、ＲＩＥにより、第２のＣＶＤＳｉＯ２膜３４と、第２のＳｉ３Ｎ４膜３１の上部をエッチングする。続いてフッ酸−硝酸混合液、またはＲＩＥによりダミーゲート２６を除去し、スリット３５を形成する図１３（ｂ）。
【０１０１】
スリット内部に露出してシリコン層を１０ｎｍ熱酸化して犠牲酸化膜を形成したのち、ウェットエッチングにより犠牲酸化膜を除去する。続いてシリコン表面に熱酸化により厚さ２ｎｍの絶縁膜３６を形成し、ゲートスリットがほぼ埋まるよう、全面にタングステンを３００ｎｍ堆積する。続いてタングステン層をパターニングしてゲート電極３７を形成する。このとき、ゲート電極引き出し部は、第２のＣＶＤＳｉＯ２膜３４の上部に堆積したタングステンをパターニングすることにより形成する。
【０１０２】
全面にＣＶＤにより第３のＣＶＤＳｉＯ２膜３９を５００ｎｍ堆積し、ＣＭＰにより平坦化して層間絶縁膜を形成したのち、通常のコンタクト形成工程、及び配線形成工程を用いて、ソース／ドレイン領域１５に接続する配線１８、及びボディコンタクト高濃度領域１６に接続するボディコンタクト配線１９を設け、図１４の形状を得る。
【０１０３】
また、図１２（ａ）の工程において、第２のＳｉ３Ｎ４膜３１の下に、第２のダミーゲート材料層４６（例えばダミーゲートと同じくポリシリコン）をあらかじめ堆積しておいたのち、ダミーケートゲート電極引き出し部（図１９の４２参照）のパターンを持つレジストマスクを用いて、第２のＳｉ３Ｎ４膜３１と、第２のダミーゲート材料層４６を同時にパターニングしても良い。これを図３５に示す。こうすると、ダミーゲート電極２６、第２のダミーゲート材料層４６を除去した後、ゲート電極引き出し部を設ける位置において、ＣＶＤＳｉＯ２膜３０上にスリットが形成される。ここで、スリットに導電性材料を埋め込むと、素子領域上のゲート電極と、素子分離領域上のゲート電極引き出し部が同時に形成される。この工程を用いるとゲート電極材料をスリット中に埋め込んだ後に、ゲート電極をパターニングする工程が不要となる。
【０１０４】
また、ダミーゲート電極の両側にダミーゲート側壁Ｓｉ３Ｎ４膜４５を形成しても良い。これは例えば、Ｓｉ３Ｎ４膜の堆積と、それに続くＲＩＥによるエッチバックにより形成する。こうすると、スリット３５を形成した際、スリットの両側がＳｉ３Ｎ４膜によって保護されるので、スリット内のウェットエッチング処理、例えば犠牲酸化膜の除去、の際に、スリット周辺の酸化膜がエッチングされることを防ぐことができる。
【０１０５】
本発明の第２、第３の実施例において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さとの差（以下段差）は、リソグラフィ、及ぴゲートエッチング工程を安定に実施する観点から、より小さいことが望ましく、両者間の段差は略等しいことが最も望ましい。両者間の段差は４０ｎｍ以内であればリソグラフィ、及ぴゲートエッチング工程に与える影響が低減されるので望ましく、また段差が１０ｎｍ以内であれば、リソグラフィ、及ぴゲートエッチング工程に与える影響がほぼ解消できるので、より好ましい。また、これら規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、ＣＭＰ条件を規定することが望ましい。
【０１０６】
本発明の第４の実施例につき説明する。第４の実施例では、第１〜３実施例のそれぞれにおいて示したゲート電極を形成する方法（それぞれ、素子分離形状形成後にゲート材料を堆積する方法、ゲート材料を堆積したのち素子分離形状を形成する方法、ダミーゲート材料を堆積したのち素子分離形状を形成して続いてダミーゲートをゲート電極に置換する方法）と、第１〜３の実施例のそれぞれにおいて示した、ボディコンタクト領域とキャリア経路とをオフセットさせずに、チャネル領域とキャリア経路とをオフセットさせる方法（それぞれ、素子分離形状形成前ににサイドウォール（図２では記号１０）の一方を除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設けた後素子分離形状形成後のある段階でボディコンタクト部周辺のサイドウォールを除去する方法、素子領域周辺とボディコンタクト領域周辺の両方にサイドウォールを設ける以前に、素子領域周辺を不純物導入に対するマスクで覆う方法）のいずれを組み合わせても良い。
【０１０７】
本発明の第５の実施例につき説明する。第５の実施例では、チャネル形成領域は、最低一つのボディコンタクトに、キャリア経路を通して接続されていれぱ良い。これらの構造を備える単位が、トレンチ分離法、ＬＯＣＯＳ分離法等を用いて、絶縁体により互いに分離されていても良い。すなわち、前記単位間が、半導体層が除去された領域（例えば図３６、３７の完全誘電体分離領域４７。なお、完全誘電体分離とは、半導体層領域どうしが絶縁体によって完全に分離されていることを言い、この場合、完全誘電体分離領域４７において半導体層８が除去されることによって実現される。）により分離されていても良い。なお、図３７は図３６のａ−ａ’断面を示す。また、実施例によっては配線形成時にも残留するＳｉＯ２サイドウォール（例えば実施例２、図９の記号１０）等、素子分離領域形成のための酸化膜（例えぱＣＶＤ酸化膜１２）と接続する構造については、図３７においてはＣＶＤ酸化膜１２の一部に含まれるものとして描いた。また、ゲート電極１４と配線４１が接続する部分を、完全誘電体分離領域４７上に描いたが、一部、または全部がキャリア経路領域９上にあっても良い。但し、ゲート電極１４とシリコン基板１との間の寄生容量を考えると、ゲート電極１４と配線４１が接続する部分を、完全誘電体分離領域４７上にあることが、より好ましい。
【０１０８】
また、絶縁体によって互いに分離される一つの単位は、複数のトランジスタと一つのボディコンタクトからなるものでも良く（図３８）、また絶縁体によって互いに分離される一つの単位は、一つのトランジスタと複数のボディコンタクトからなるものでも良い（図３９、４０）。また、絶縁体によって分離される一つの単位は、複数のトランジスタと複数のボディコンタクト（図４１）からなるものでも良い。
【０１０９】
なお、第５の実施例において、ゲート電極の配置方向とボディコンタクトの位置関係は任意である。すなわち、ボディコンタクトはゲート電極の延長線上にあっても良く、延長線上に無い位置にあっても良い。
【０１１０】
本発明のその他の実施例につき説明する。その他の実施例では、図１（ａ）、図６（ａ）、図１０（ａ）の工程において、埋め込み絶縁層は通常ＳｉＯ２であるが、他の絶縁体であっても良い。例えば、Ｓｉ３Ｎ４、あるいは多孔質ＳｉＯ２であっても良い。また、埋め込み絶縁層の部分に空洞が設けられていても良い。また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜であっても良い。例えば、上層がＳｉ３Ｎ４、下層がＳｉＯ２より成る２層膜、上層と下層がＳｉＯ２、中層がＳｉ３Ｎ４よりなる３層膜であっても良い。埋め込み絶縁層の厚さは一般に８０ｎｍ〜１μｍであるが、この範囲以外であっても、発明の効果は変わらない。また、支持基板を欠き、絶縁体上に半導体層が設けられる基板、例えばＳＯＳ（シリコン・オン・サファイア）基板や、ガラス基板上に半導体層が設けられた構造であっても良い。また、シリコン層に代えてシリコン以外の半導体層を用いても良い。また、二種類以上の半導体の組み合わせであっても良い。完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおけるシリコン層２の厚さは、典型的には１０〜５０ｎｍである。ゲート長の大きい（典型的には０．３５μｍ以上）トランジスタや、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、これより厚くても良い。また、ゲート長が短く、短チャネル効果を強く抑制したい場合は、これより薄くても良い。なお、図１（ａ）、図６（ａ）、図１０（ａ）において、材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明に同様の変更が成されているものとする。また、図１（ａ）、図６（ａ）、図１０（ａ）以外の図面、あるいは記載についても、ある材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明において、同様の変更が成されたものとする。
【０１１１】
図１（ｂ）の工程において、パッドポリシリコン膜５、Ｓｉ３Ｎ４膜６はそれぞれ他の材料であっても良い。この時、それぞれを第２パッド膜、素子領域マスク膜と呼ぶとすると、両者の材料は、素子領域マスク膜をエッチングする際、第２パッド膜に対するエッチングレートが低くなる組み合わせ、すなわち第２パッド膜がエッチングストッパとなる組み合わせを持つよう、選択されていれば良い。素子領域マスク膜がＳｉ３Ｎ４である場合、第２パッド膜の材料として例えばアモルファスシリコン、シリコンゲルマニウム混晶、ＴｉＮ、ＴａＮ等が挙げられる。第２パッド膜の堆積は、スパッタなどＣＶＤ以外の方法を用いても行っても良い。また、第２パッド膜、素子領域マスク膜の厚さにも特に制限はないが、典型的にはともに５ｎｍ〜４００ｎｍ程度である。第２パッド膜は、素子領域マスク膜のエッチングの際に、消滅しない程度の厚さを持てば良い。
【０１１２】
図１（ｃ）、図２（ａ）の工程において、ＳｉＯ２サイドウォール１０は、エッチバック時、及びそれを除去するためのエッチングの際に、Ｓｉ３Ｎ４膜６（素子領域マスク膜）及びパッド酸化膜４（第２パッド膜）が消滅しない他の材料であっても良い。例えばＣＶＤにより堆積されるアモルファスカーボン、アモルファスフッ化カーボン等でも良い、また、ＢＣＢ（ベンゾシクロブテン）等の有機材料であっても良い。
【０１１３】
なお、ＳｉＯ２サイドウォール１０を、ＳｉＯ２以外の材料、例えばアモルファスカーボン、アモルファスフッ化カーボン、ＢＣＢ（ベンゾシクロブテン）により構成する場合、図２（ｂ）の工程は省略しても良い。
【０１１４】
なお、図２（ｂ）の工程を省略する場合、キャリア経路１１は、素子領域７と接するように設けられる。キャリア経路１１と素子領域７が接触する場合、キャリア経路１１の不純物濃度は低めの値、典型的には５×１０１７ｃｍ−３から３×１０１８ｃｍ−３の範囲とすることが、キャリア経路１１と素子領域７との間の電界を緩和するという観点から望ましい。
【０１１５】
ソース／ドレイン領域、ボディコンタクト領域とも、シリコン層３表面における不純物濃度は、典型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ−３である。より典型的には、３×１０１９ｃｍ−３から１×１０２０ｃｍ−３である。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は１×１０１４ｃｍ−１２から３×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ−１２から１×１０１５ｃｍ−２である。
【０１１６】
図６（ｂ）の工程において、ＳｉＯ２膜をＣＶＤにより１５０ｎｍ堆積したのち、ＲＩＥによりエッチバックを行わないでも良い。また、エッチバックを完全に実施せず、平坦な領域（Ｓｉ３Ｎ４膜２２上、及びキャリア流路領域９上の部分）上に、堆積した厚さよりも薄いＳｉＯ２膜が残るような形態をとっても良い。何れの場合も後述するキャリア経路１１へ不純物を導入するための条件、例えばイオン注入のエネルギーが変化するだけであり、発明の効果に影響しない。
【０１１７】
本発明の実施例において、シリコンの熱酸化により形成したゲート絶縁膜を、他の方法により形成したＳｉＯ２膜に置き換えても良い。例えばラジカル酸化によって形成したＳｉＯ２膜を用いても良い。また、ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をＴａ２Ｏ５などの高誘電率材料に置き換えても良い。ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くくなるので好ましい。ゲート絶縁膜が積層膜である場合、あるいは縦方向に組成が変化する膜である場合においても、ゲート絶縁膜中の一部の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くくなるので好ましい。
【０１１８】
各実施例におけるイオン注入において、ｐ型（ｐ＋型、ｐ−型も含む）領域を形成するｐ型不純物を形成するためのイオン種として、例えばＢ＋、ＢＦ２ ＋、Ｉｎ＋を用いる。また、ｎ型（ｎ＋型、ｎ−型も含む）領域を形成するｎ型不純物を形成するためのイオン種として例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。また、ｎ型、ｐ型ともそれぞれの導電型の不純物を導入できる他のイオン種を用いても良い。また、イオン種は上のように一価のものに限らず、二価以上の電荷を持つものでも良い。また、各導電型不純物よりなるクラスターをイオン注入しても良い。また、イオン注入を、プラズマドーピング、気相拡散、固相拡散等、イオン注入以外の不純物導入手段で置き換えても良い。
【０１１９】
イオン注入工程における、イオン注入エネルギーは、典型的には０．５ｋｅＶ〜２０ｋｅＶの範囲である。但し、不純物分布を特に浅くしたい場合にはこれ以下のエネルギーを、またＳＯＩ層が厚い場合等、不純物分布を深くしたい場合にはこれ以上のエネルギーを用いても良い。イオン注入した不純物を活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。
【０１２０】
第１〜３の実施例では、サイドウォール１０、２７の材料、サイドウォール１０、２７の形成方法及びその除去方法、またこれらの加工に伴うレジストパターンの有無において、それぞれ異なる方法を用いているが、各実施例に記したこれらの材料、工程の組み合わせを、それぞれ他の実施例のものと入れ換えても良い。
【０１２１】
なお、チャネル領域へ不純物を導入する場合、各実施例において、例えば犠牲酸化膜を形成した後にイオン注入によって行う。注入したイオンを活性化するための熱処理は、イオン注入直後に行ったも良く、ソース／ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。ＳＯＩ膜厚が５０ｎｍの場合には典型的にはゼロ〜２×１０１８ｃｍ−３であるが、ＳＯＩ膜が５０ｎｍより厚い場合は、典型的な値はこの範囲より低濃度であり、ＳＯＩ膜が５０ｎｍより薄い場合は、典型的な値はこの範囲より高濃度である。例えばＳＯＩ膜が１０ｎｍの場合、典型的にはゼロ〜５×１０１８ｃｍ−３である。また、しきい値電圧の設定の要求から、これら以外の濃度を用いても良い。また、ゲート電極としてポリシリコン以外の材料を用いる場合は、不純物の導入に依らずに、しきい値電圧を設定できるので、不純物の導入を省略しても良い。
【０１２２】
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース／ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
【０１２３】
ＣＭＯＳを製造する場合で、ゲート電極形状の加工前にゲート電極材料に不純物を導入する場合は、ｎチャネルトランジスタとｐチャネルトランジスタのゲート電極の導電型が異なる場合、適当なレジストマスクを設けることにより、それぞれに必要な導電型（一般的にはｎチャネルトランジスタのゲートはｎ型で、ｐチャネルトランジスタのゲートはｐ型）の不純物をそれぞれのトランジスタが設けられる領域に導入しても依り。また、ｎ型の不純物が導入されたゲート電極材料と、ｐ型の不純物が導入されたゲート電極材料では、ゲート電極の加工に最適となるエッチング条件が異なる場合があるが、この場合、適当なれジスとマスクなどマスク材料を用いることにより、ｎチャネルトランジスタのゲート電極の加工と、ｐチャネルトランジスタのゲート電極の加工とを、分離した工程において行っても良い。
【０１２４】
ゲート電極に不純物を導入する場合、堆積したゲート電極材料をＲＩＥ等により適当な形状にエッチングする前に導入しても良いし、エッチング後に導入しても良い。また、両者を組み合わせても良い。ゲート電極の材料は、必要は導電性と、トランジスタのしきい値電圧の設定に必要な仕事関数を持つものであれが良い。ゲート上層導電体は必要な導電性を持つものであれば良い。
【０１２５】
半導体層としてシリコンの場合を主に示したが、半導体層はシリコン以外の材料でも良い、また、シリコンとシリコン以外の材料との組み合わせであっても良い。また多層のＳＯＩ層に形成された多層のトランジスタが積層される３次元ＬＳＩにこの技術を用いても良い。
【０１２６】
素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは略等しいことが最も望ましい。三者に膜厚差が生じる原因は、ゲート酸化、ゲート前酸化、半導体層上のＳｉＯ２あるいはＳｉ３Ｎ４をエッチングする際に生じるＳｉ膜の目減り等、形状を加工する際に付随的に発生するものだけとし、素子領域、キャリア経路領域、ボディコンタクト領域のいずれかを、故意に他の領域よりも薄膜化するための工程を含めないことが、三者の膜厚差を小さくするという本発明の目的から、好ましい。
【０１２７】
また、素子の微細化に伴う短チャネル効果による特性の劣化は、ＳＯＩ層（例えぱ図１の３）が薄いほど抑制されるので、素子領域のＳＯＩ層は１５ｎｍ以下、好ましくは１０ｎｍ以下が望ましい。一方、ＳＯＩ層が薄くなりすぎると、量子力学的サイズ効果によるサブバンドの変調及が生じ、しきい値電圧が変動したり、キャリア濃度が変動してしまう。量子力学的サイズ効果によるしきい値変動を数十ｍＶ以下に抑制するためには、各領域のＳＯＩ層は５ｎｍ以上、また、より望ましくは、量子力学的サイズ効果によるしきい値変動をほぼ解消できる７ｎｍ以上であることが好ましい。これから、素子領域のＳＯＩ層厚さより、キャリア経路領域またはボディコンタクト領域ＳＯＩ層が薄くなる量は、１０ｎｍ以下（１５ｎｍマイナス５ｎｍ）が好ましく、より望ましくは３ｎｍ以下（１０ｎｍマイナス７ｎｍ）が好ましい。またこの場合、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて５〜１５ｎｍ、より望ましくはすべて７〜１０ｎｍの範囲にあることが望ましい。
【０１２８】
また、イオン注入の観点からは、ＳＯＩ層の全体をアモルファス化しないように、イオン注入の射程が、ＳＯＩ膜厚の全体に達しないことが好ましいので、７０〜８０％以下に留まるよう注入エネルギーを設定する。素子領域、キャリア経路領域、ボディコンタクト領域のうちいずれかが他より薄くなった場合、その領域において最悪でもイオン注入の射程が、ＳＯＩ膜厚の全体に達しないようにするためには、ＳＯＩ膜の薄膜化量が、最も膜厚が厚い領域における膜厚の３０％以下、できれば２０％以下とすることが好ましい。すなわち、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて膜厚が最大となる領域の７０％以上、より好ましくは８０％以上であることが望ましい。これは、短チャネル効果抑制のためにＳＯＩ層を１５ｎｍ以下とした場合にも、また短チャネル効果抑制の要請が少なくＳＯＩ層が１５ｎｍ以上である場合にも言える。
【０１２９】
実施例２、３において、素子領域上のゲート電極の高さと、キャリア経路上のゲート電極の高さは、略等しいことが最も望ましい。リソグラフィ、及ぴゲートエッチング工程の安定性という観点から、段差は４０ｎｍ以内、より好ましくは２０ｎｍとすることが望ましく、規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、ＣＭＰ条件を設定することが望ましい。
【０１３０】
【発明の効果】
本発明は、素子領域に対するマスク材料（図１（ｃ）の記号７、図６（ａ）の記号７、図１０（ａ）の記号７、また、図１の記号１０、図６の記号１０、図１０の記号２７のサイドウォール等）を形成し、マスク材料をマスクにキャリア経路１１を形成するための不純物導入を行う。チャネル領域やソース／ドレイン領域が形成される素子領域は、マスク材料に覆われた部分に形成されるので、チャネル領域等が形成される素子領域と、キャリア経路を、排他的位置に、自己整合的に形成することができる。従って、キャリア流路への不純物導入と、チャネル領域への不純物導入は異なる工程で行われるので、両者の不純物濃度をそれぞれ独立に制御できる。また、両者の位置は排他的であるので、一方へ導入しようとした不純物が、他方の領域へ導入されてしまうことを防げる。従って、キャリア流路の抵抗を下げるために、キャリア流路に対して、チャネル領域より高濃度の不純物を導入することが可能であり、また、キャリア流路と素子領域とを排他的位置に自己整合的に形成できる。また、素子分離領域に設けられている絶縁膜（記号１２、記号２９、記号３０、記号１０）は、シリコン層よりも上方に突起した形状を持つので、シリコン層３は素子領域、素子分離領域ともほぼ同じ厚さを持ち、素子分離領域におけるシリコン層が素子領域より薄くなることがないので、薄膜ＳＯＩにも適用できる。以上より、本発明は第１の課題を解決できる。
【０１３１】
また、素子分離領域に設けられている絶縁膜（記号１２、記号２９、記号３０、記号１０）が、ゲート電極とシリコン層間の寄生容量を低減する作用、及びソース／ドレイン領域形成の不純物導入、チャネル領域への不純物導入、ボディコンタクト部への不純物導入の際に素子分離領域へ不純物が導入されることを防ぐ作用を持つことは、従来の技術における素子分離領域の絶縁膜（図４２の記号１０６、図４３の記号１２９、図４４の記号１３１、１３２）が持つ作用と同一である。
【０１３２】
また、素子分離領域に設けられている絶縁膜の端の垂直形状は、略垂直な形状を持つようＲＩＥにより加工されたマスク材料（図１（ｃ）の７、図６（ａ）の７、図１０（ａ）の７）端部の垂直形状を反映するので、素子分離領域に設けられる絶縁膜の端部の形状も急峻になる。また、本発明では、素子領域がマスク材料により覆われた状態で、素子分離領域の絶縁膜が形成、加工されるので、従来の技術のように、素子分離領域の絶縁膜を形成する際に素子領域がエッチングダメージを受けることは無い。また、素子分離領域の絶縁膜は、素子形成領域に対して自己整合的に形成される。従って第２の課題が解決される。
【０１３３】
第１〜３の実施例において、ゲート電極１４（あるいはダミーゲート電極）を形成する材料を堆積したのち、平坦化を実施し、ゲート上層導電体を設けた場合には、ゲート電極材料の表面（あるいはダミーゲート電極材料の表面、ゲート上層導電体の表面）は平坦な形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂直な形状を持ち、斜めの形状を持たないので。ゲート電極材料の下面は水平な形状を持つ。従ってゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦であり、オーバーエッチングの必要が無く、ゲート電極（あるいはダミーゲート電極）の加工が容易となり、第３の課題が解決される。
【０１３４】
また、本発明では、キャリア経路領域とボディコンタクト領域は接するが、キャリア経路領域とソース／ドレイン領域との間には一定の間隔が設けられるので、キャリア経路の抵抗を下げるために、キャリア経路の不純物濃度を高くしても、キャリア経路とソース／ドレイン領域間の電界が抑制され、漏れ電流が低く保たれる。図２（ｂ）に図示した工程においてＳｉＯ２サイドウォール１０を素子領域を覆うマスク材料の側面だけに残す工程は、キャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。第２の実施例において、図６（ｂ）に図示した工程で、サイドウォール１０をマスクにキャリア経路を設ける工程と、図９に図示した工程で、ボディコンタクト領域を拡大する工程とを設けたことも、同様にキャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。また、第３の実施例において、図１０（ｂ）に図示した工程において、あらかじめボディコンタクト領域の周辺にキャリア経路を形成した後、図１０（ｃ）の工程でサイドウォールをマスクに再度キャリア経路を形成するための不純物導入を行う工程も、同様にキャリア経路領域とソース／ドレイン領域との間に一定の間隔を保つとともに、キャリア経路とボディコンタクト領域を接触させる構造を形成する作用を持つ。従って、本発明は、第４の課題を解決できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の断面図を示す。
【図２】本発明の第１実施例の断面図を示す。
【図３】本発明の第１実施例の断面図を示す。
【図４】本発明の第１実施例の断面図を示す。
【図５】本発明の第１実施例の断面図を示す。
【図６】本発明の第２実施例の断面図を示す。
【図７】本発明の第２実施例の断面図を示す。
【図８】本発明の第２実施例の断面図を示す。
【図９】本発明の第２実施例の断面図を示す。
【図１０】本発明の第３実施例の断面図を示す。
【図１１】本発明の第３実施例の断面図を示す。
【図１２】本発明の第３実施例の断面図を示す。
【図１３】本発明の第３実施例の断面図を示す。
【図１４】本発明の第３実施例の断面図を示す。
【図１５】本発明の第１実施例の平面図を示す。
【図１６】本発明の第１実施例の平面図を示す。
【図１７】本発明の第１実施例の平面図を示す。
【図１８】本発明の第１実施例の平面図を示す。
【図１９】本発明の第１実施例の平面図を示す。
【図２０】本発明の第１実施例の断面図を示す。
【図２１】本発明の第１実施例の断面図を示す。
【図２２】本発明の第１実施例の正面図を示す。
【図２３】本発明の第１実施例の断面図を示す。
【図２４】本発明の第１実施例の断面図を示す。
【図２５】本発明の第１実施例の断面図を示す。
【図２６】本発明の第２、第３実施例の正面図を示す。
【図２７】本発明の第２、第３実施例の正面図を示す。
【図２８】本発明の第２、第３実施例の断面図を示す。
【図２９】本発明の第２、第３実施例の断面図を示す。
【図３０】本発明の第２、第３実施例の断面図を示す。
【図３１】本発明の第２、第３実施例の断面図を示す。
【図３２】本発明の第２、第３実施例の断面図を示す。
【図３３】本発明の第２、第３実施例の断面図を示す。
【図３４】本発明の第２、第３実施例の断面図を示す。
【図３５】本発明の第３実施例の断面図を示す。
【図３６】本発明の第５実施例の平面図を示す。
【図３７】本発明の第５実施例の断面図を示す。
【図３８】本発明の第５実施例の平面図を示す。
【図３９】本発明の第５実施例の平面図を示す。
【図４０】本発明の第５実施例の平面図を示す。
【図４１】本発明の第５実施例の断面図を示す。
【図４２】従来の技術の断面図を示す。
【図４３】従来の技術の断面図を示す。
【図４４】従来の技術の断面図を示す。
【図４５】従来の技術の断面図を示す。
【図４６】従来の技術の断面図を示す。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ シリコン層
４ パッド酸化膜層
５ パッドポリシリコン層
６ Ｓｉ３Ｎ４層
７ 素子領域
８ ボディコンタクト領域
９ キャリア経路領域
１０ ＳｉＯ２サイドウォール
１１ ｐ型キャリア経路
１２ ＣＶＤ酸化膜
１３ ゲート酸化膜
１４ ゲート電極
１５ ソース／ドレイン領域
１６ ボディコンタクト高濃度領域
１７ 層間絶縁膜
１８ 配線
１９ ボディコンタクト配線
２０ ゲート酸化膜
２１ ポリシリコン
２２ Ｓｉ３Ｎ４膜
２３ ゲート上層導電体
２４ ボディコンタクト開口拡大部
２５ ダミーゲート絶縁膜
２６ ダミーゲート電極
２７ 有機膜（ＢＣＢ膜）
２８ フォトレジスト
２９ Ｓｉ３Ｎ４膜
３０ ＣＶＤＳｉＯ２膜
３１ 第２のＳｉ３Ｎ４膜
３２ ダミーゲート
３３ ＣＭＰ用ダミー
３４ 第２のＣＶＤＳｉＯ２膜
３５ スリット
３６ ゲート絶縁膜
３７ ゲート電極
３８ チャネル形成領域
３９ 第３のＣＶＤＳｉＯ２膜
４０ キャリア経路オフセット領域
４１ ゲート電極配線
４２ ゲート電極引き出し部
４３ サイドウォールＳｉ３Ｎ４膜
４４ サイドウォールＳｉＯ２膜
４５ ダミーゲート側壁Ｓｉ３Ｎ４膜
４６ 第２のゲート電極材料
１０１ シリコン基板
１０２ 絶縁体層
１０３ シリコン層
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ 分離用絶縁膜
１０７ ボディコンタクト領域
１０８ チャネル形成領域
１０９ ソース領域
１１０ ドレイン領域
１１１ ウェル領域
１１２ 層間絶縁膜
１１３ コンタクトホール
１１４ 配線層
１１５ ボディ用配線層
１１６ マスクパターン
１２１ 埋め込み酸化膜
１２２ Ｓｉ層
１２３ ドレイン
１２４ ソース
１２５ ゲート
１２６ ゲート絶縁膜
１２７ キャリア経路
１２８ ボディコンタクト
１２９ ＬＯＣＯＳ領域
１３０ 支持基板
１３１ 部分トレンチ
１３２ 深いトレンチ
Claims (18)
- 絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側の前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、
前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、
前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、
前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、
前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、
前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、
前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さは、すべて５〜１５ｎｍの範囲内であることを特徴とする半導体装置。 - 絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側の前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、
前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、
前記半導体層に第２導電型不純物が高濃度に導入され、前記ボディコンタクト領域と接するキャリア経路領域とを有し、
前記ゲート電極の延長部と前記キャリア経路領域との間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、
前記キャリア経路領域は、前記ソース／ドレイン領域との間に前記ソース／ドレイン領域に導入された第１導電型不純物、前記ボディコンタクト領域に導入された第２導電型不純物、及び前記キャリア経路領域に導入された第２導電型不純物、のいずれよりも不純物濃度が低いキャリア経路オフセット領域を介して設けられ、
前記キャリア経路領域は、前記ソース／ドレイン領域には接触しないように設けられており、
前記電界効果型トランジスタが設けられる素子領域と、前記キャリア経路領域と、前記ボディコンタクト領域と、前記キャリア経路オフセット領域とにおいて、前記半導体層の厚さの最小値は最大値の７０％以上であり、かつ前記最大値と前記最小値との差が１０ｎｍ以下であることを特徴とする半導体装置。 - 前記最大値と前記最小値との差が３ｎｍ以下であることを特徴とする請求項２に記載の半導体装置。
- 前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が４０ｎｍ以内であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
- 前記素子領域上の前記ゲート電極の高さと、前記キャリア経路領域上の前記ゲート電極の高さの差が１０ｎｍ以内であることを特徴とする請求項４に記載の半導体装置。
- 前記ゲート電極は、前記フィールド絶縁膜の側方に設けられた第１の領域と、前記第１の領域の上に位置し前記キャリア経路領域上部に延長される第２の領域とからなることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
- 前記ゲート電極の前記第１の領域と前記第２の領域は、異なる工程において堆積された材料よりなることを特徴とする請求項６に記載の半導体装置。
- 前記ゲート電極の前記第１の領域と前記第２の領域は、異なる材料よりなることを特徴とする請求項７に記載の半導体装置。
- 前記フィールド絶縁膜端部の少なくとも前記素子領域側に、絶縁膜よりなる側壁を持つことを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置。
- 前記絶縁膜よりなる側壁の下の半導体層に、不純物濃度が低い領域を持つことを特徴とする請求項９に記載の半導体装置。
- 前記フィールド絶縁膜の側面に、Ｓｉ３Ｎ４膜よりなる側壁を持つこと特徴とする請求項１から請求項１０のいずれか１項に記載の半導体装置。
- 前記フィールド絶縁膜の下部及び側面は、Ｓｉ３Ｎ４膜よりなることを特徴とする請求項１から請求項１１のいずれか１項に記載の半導体装置。
- 前記ゲート絶縁膜の少なくとも一部に、前記フィールド絶縁膜よりも誘電率が高い材料を含むことを特徴とする請求項１から請求項１２のいずれか１項に記載の半導体装置。
- 前記ゲート絶縁膜の誘電率が、前記フィールド絶縁膜の誘電率よりも高いことを特徴とする請求項１から請求項１２のいずれか１項に記載の半導体装置。
- 前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと一つのボディコンタクトを含むことを特徴とする請求項１から請求項１０、請求項１３、請求項１４のいずれか１項に記載の半導体装置。
- 前記半導体層は他の半導体層から絶縁体によって分離され、複数のトランジスタと一つのボディコンタクトを含むことを特徴とする請求項１から請求項１０、請求項１３、請求項１４のいずれか１項に記載の半導体装置。
- 前記半導体層は他の半導体層から絶縁体によって分離され、一つのトランジスタと複数のボディコンタクトを含むことを特徴とする請求項１から請求項１０、請求項１３、請求項１４のいずれか１項に記載の半導体装置。
- 前記半導体層は他の半導体層から絶縁体によって分離され、複数のトランジスタと複数のボディコンタクトを含むことを特徴とする請求項１から請求項１０、請求項１３、請求項１４のいずれか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170961A JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
| US10/163,984 US6975001B2 (en) | 2001-06-06 | 2002-06-06 | Semiconductor device and method of fabricating the same |
| US11/182,150 US7611934B2 (en) | 2001-06-06 | 2005-07-15 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001170961A JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007309812A Division JP2008072142A (ja) | 2007-11-30 | 2007-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368225A JP2002368225A (ja) | 2002-12-20 |
| JP4304884B2 true JP4304884B2 (ja) | 2009-07-29 |
Family
ID=19012805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001170961A Expired - Fee Related JP4304884B2 (ja) | 2001-06-06 | 2001-06-06 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6975001B2 (ja) |
| JP (1) | JP4304884B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| FR2845523B1 (fr) * | 2002-10-07 | 2005-10-28 | Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee | |
| JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US7105431B2 (en) * | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
| US7354631B2 (en) * | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
| US7109532B1 (en) * | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
| JP2005228779A (ja) * | 2004-02-10 | 2005-08-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4377721B2 (ja) * | 2004-03-11 | 2009-12-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2005277220A (ja) * | 2004-03-25 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 不純物導入方法、不純物導入装置およびこの方法を用いて形成された半導体装置 |
| US7115524B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
| TW200601566A (en) * | 2004-06-28 | 2006-01-01 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor apparatus and manufacturing method thereof |
| US7825025B2 (en) * | 2004-10-04 | 2010-11-02 | Texas Instruments Incorporated | Method and system for improved nickel silicide |
| US7453122B2 (en) * | 2005-02-08 | 2008-11-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | SOI MOSFET device with reduced polysilicon loading on active area |
| US7446001B2 (en) * | 2006-02-08 | 2008-11-04 | Freescale Semiconductors, Inc. | Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed |
| US8921190B2 (en) | 2008-04-08 | 2014-12-30 | International Business Machines Corporation | Field effect transistor and method of manufacture |
| US8394710B2 (en) * | 2010-06-21 | 2013-03-12 | International Business Machines Corporation | Semiconductor devices fabricated by doped material layer as dopant source |
| US9209274B2 (en) * | 2013-07-19 | 2015-12-08 | Globalfoundries Inc. | Highly conformal extension doping in advanced multi-gate devices |
| CN104319256A (zh) * | 2014-09-24 | 2015-01-28 | 上海华虹宏力半导体制造有限公司 | 窄有源区的隔离结构及其制造方法 |
| US9768254B2 (en) * | 2015-07-30 | 2017-09-19 | International Business Machines Corporation | Leakage-free implantation-free ETSOI transistors |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434980A (ja) | 1990-05-30 | 1992-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2891237B2 (ja) | 1997-05-02 | 1999-05-17 | 日本電気株式会社 | Ｓｏｉ構造の半導体装置およびその製造方法 |
| JP3216591B2 (ja) | 1997-10-29 | 2001-10-09 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP3259690B2 (ja) | 1998-08-26 | 2002-02-25 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2000269509A (ja) | 1999-01-11 | 2000-09-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3463593B2 (ja) | 1999-03-01 | 2003-11-05 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2000332250A (ja) | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| KR100349366B1 (ko) | 1999-06-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 에스오아이 소자 및 그의 제조방법 |
| JP3716406B2 (ja) | 2000-02-08 | 2005-11-16 | 富士通株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| JP4792638B2 (ja) | 2001-02-01 | 2011-10-12 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4304884B2 (ja) * | 2001-06-06 | 2009-07-29 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5037766B2 (ja) | 2001-09-10 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-06-06 JP JP2001170961A patent/JP4304884B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-06 US US10/163,984 patent/US6975001B2/en not_active Expired - Lifetime
-
2005
- 2005-07-15 US US11/182,150 patent/US7611934B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002368225A (ja) | 2002-12-20 |
| US7611934B2 (en) | 2009-11-03 |
| US20020185687A1 (en) | 2002-12-12 |
| US6975001B2 (en) | 2005-12-13 |
| US20050250317A1 (en) | 2005-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4154578B2 (ja) | 半導体装置及びその製造方法 | |
| JP4304884B2 (ja) | 半導体装置及びその製造方法 | |
| JP3962321B2 (ja) | 非対称フィン電界効果トランジスタ及びその製造方法 | |
| JP4110085B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| US7459752B2 (en) | Ultra thin body fully-depleted SOI MOSFETs | |
| KR100518132B1 (ko) | 동적 문턱 전압 제어를 위한 폴리실리콘 후단-게이트절연체-상-실리콘 모스펫 | |
| JP5039979B2 (ja) | ＦｉｎＦＥＴ半導体構造 | |
| US6200866B1 (en) | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET | |
| US7879675B2 (en) | Field effect transistor with metal source/drain regions | |
| TWI339406B (en) | Locally thinned fins | |
| TWI222711B (en) | Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor | |
| JP4425130B2 (ja) | フィン型電界効果トランジスタの製造方法 | |
| US9515170B2 (en) | Semiconductor device and method for manufacturing the same | |
| US8790991B2 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
| US20060001093A1 (en) | Silicon-on insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same | |
| JP2005019996A (ja) | ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス | |
| JP2004207705A (ja) | 二重ゲート型電界効果トランジスタおよびその製造方法 | |
| JP5081394B2 (ja) | 半導体装置の製造方法 | |
| JP4193097B2 (ja) | 半導体装置およびその製造方法 | |
| US6664150B2 (en) | Active well schemes for SOI technology | |
| US20150340464A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2000022158A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP2008072142A (ja) | 半導体装置の製造方法 | |
| JP4110089B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| JP3680417B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080610 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080707 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080707 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090420 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4304884 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |