JP2000332250A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＳＯＩ構造のＭＯＳＦＥＴを、バルクシリコン
基板のトランジスタのレイアウトから変更が小さく、面
積の増大を抑制し、トランジスタのボディ部分をソース
電位などに固定可能な半導体装置およびその製造方法を
提供する。 【解決手段】支持基板１上に形成された絶縁膜２０上
に、第１導電型の第１半導体層ＳＯＩ（１０）、ゲート
絶縁膜２１、ゲート電極３０、第２導電型のソース領域
Ｓおよびドレイン領域Ｄを有してトランジスタが構成さ
れ、さらにトランジスタのボディ部分から張り出して形
成されている第１導電型の第２半導体層Ｊ（１０’）を
有し、ソース領域Ｓまたはドレイン領域Ｄと重なり領域
を有する、あるいは第１半導体層ＳＯＩ（１０）および
第２半導体層Ｊ（１０’）の上層に形成された金属シリ
サイド層などの共通の導電層に接続して形成されている
ボディ取り出し電極Ｂが形成されている構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＳＯＩ（Silicon On InsulatorまたはSe
miconductor On Insulator）構造の半導体層を有する半
導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳ（Metal Oxide Semiconductor ）
型またはＭＩＳ（Metal Insulator Semiconductor ）型
電界効果トランジスタ（以下総称してＭＯＳＦＥＴ（MO
S Field Effect Transistor ）ともいう）を搭載するＬ
ＳＩの高集積化および高性能化に伴い、ＳＯＩ構造の半
導体層を有する半導体装置が注目を集めている。ＳＯＩ
構造では、酸化シリコンなどの絶縁膜により完全な素子
分離がなされるため、ソフトエラーやＣＭＯＳ（Comple
mentary MOS ）トランジスタに特有なラッチアップが抑
制され、集積度の高いＬＳＩにおいても高い信頼性が得
られることから、例えば５００ｎｍ程度の膜厚のシリコ
ン活性層を有するＳＯＩ構造においてＣＭＯＳトランジ
スタにより高い信頼性を有するＬＳＩを開発する研究が
行われてきた。

【０００３】近年においては、ＳＯＩ構造のシリコン活
性層の膜厚を１５０ｎｍ程度まで薄くし、ソース・ドレ
イン拡散層がシリコン活性層の下層の酸化シリコン膜に
まで達するような条件でＣＭＯＳトランジスタを構成す
ると、ソース・ドレイン拡散層の接合容量を低減するこ
とができ、特に低電源電圧下でのトランジスタの高速動
作が可能となることから、低消費電力化を実現する技術
としてこのＳＯＩ型半導体装置が注目を集めている。

【０００４】上記のＳＯＩ構造のＭＯＳＦＥＴを有する
半導体装置の特に部分空乏型（ソース・ドレイン拡散層
の直下の空乏層がシリコン活性層の下層の酸化シリコン
膜に達していて、チャネル形成領域直下の空乏層がシリ
コン活性層の下層の酸化シリコン膜に達していない状
態）のＳＯＩ構造ＭＯＳＦＥＴにおいては、ソース・ド
レイン拡散層の直下にはＳＯＩ基板の厚い酸化シリコン
膜が形成されていることから、バルクシリコン基板上に
形成されたＭＯＳＦＥＴにおけるソース・ドレイン拡散
層のｐ−ｎ接合のような、例えば低バイアス程接合容量
が増大する接合容量の変動（バイアス依存性）は観測さ
れなくなる。

【０００５】しかしながら、バルクシリコン基板上に形
成されたＭＯＳＦＥＴにおいてはシリコン基板電位によ
り制御されていたトランジスタのボディ部分（トランジ
スタのソース・ドレイン領域を除いた半導体層部分）
が、上記のＳＯＩ構造のＭＯＳＦＥＴにおいては浮遊の
状態となってしまう。

【０００６】上記のトランジスタのボディ部分が浮遊と
なったＳＯＩ構造のＭＯＳＦＥＴにおいては、電圧電流
特性（Ｖｄ−Ｉｄ特性）においてドレイン電流（Ｉｄ）
がステップ状に変化するドレイン電流のキンク（Ｋｉｎ
ｋ）が発生してしまうという問題が発生する。上記の特
性により、特にアナログ信号の動作において、入力信号
に対して出力信号に歪みが重畳されることになってしま
う。また、デジタル回路においても過渡的に不安定な動
作をしてしまい、ノイズに対するマージンを大きくして
回路を設定しなければならない。

【０００７】また、寄生バイポーラ効果によりドレイン
耐圧が低下してしまう問題も生じる。上記の特性によ
り、デバイスに印加できる電圧の上限が決まってしま
い、信頼性のテストなどにおいて加速試験を行う場合に
印加できる上限の電圧が制限されてしまう。この結果、
極端な加速試験が行えなくなり、信頼性のテストの時間
が長くなり、製造コストの上昇を招いてしまう。

【０００８】さらに、ゲート電極と容量的に接合するこ
とによるゲート電圧の動的な変化に応じたトランジスタ
のボディ部分の動的な電位の変動が生じる。上記の特性
により、過渡的なゲート容量が入力信号やトランジスタ
のゲートのサイズなどにより影響されて変化することに
なり、回路ブロックのタイミング設計など、それぞれの
動作速度について確認する必要が生じてしまい、これは
製造コストの上昇に繋がる。

【０００９】つまり、トランジスタのボディ部分の電位
が動作電流やゲート電極の電位によって動的に変化して
しまうため、トランジスタは同じバイアス条件や現在の
入力信号以外のトランジスタの過去の状態によってその
動作が影響されることにより上記の問題が発生すること
になり、全ての状況を加味して回路設計やモデリング
（特にタイミング検証）などを行う必要が生じてしま
う。

【００１０】上記の問題を回避するため、トランジスタ
のボディ部分の電位を例えばソース電位と共通にしてボ
ディ部分の電位を固定し、トランジスタの過渡的な不安
定な動作を無くする方法が検討されている。

【００１１】図２５は、上記のトランジスタのボディ部
分の電位をソース電位に固定した半導体装置の平面図で
あり、例えばデザインルールが１．０μｍの世代の半導
体装置に対して開発されたレイアウトである。素子分離
絶縁膜Ｉにより分離されたＳＯＩ構造を有する第１導電
型の半導体層ＳＯＩ上にゲート電極Ｇが形成されてお
り、その両側部の半導体層ＳＯＩ中が第２導電型のソー
ス領域Ｓおよびドレイン領域Ｄとなって、ＭＯＳＦＥＴ
が構成されている。ゲート電極ＧはゲートコンタクトＧ
Ｃによりゲート電位に制御され、一方ソース領域Ｓおよ
びドレイン領域ＤはそれぞれソースコンタクトＳＣおよ
びドレインコンタクトＤＣにより不図示のソース線など
の他の配線などに接続して形成されている。

【００１２】上記の半導体装置において、ソース領域Ｓ
の端部２か所に、第１導電型の不純物を高濃度に含有し
て第１導電型となったボディ取り出し電極Ｂ１，Ｂ２が
形成されている。第１導電型のボディ取り出し電極Ｂ
１，Ｂ２は、トランジスタのソース・ドレイン領域を除
いた半導体層部分であるトランジスタの第１導電型のボ
ディ部分に接続しており、さらに第２導電型のソース領
域Ｓとは隣接して形成されており、ｐｎ接合を形成す
る。このｐｎ接合は、不純物濃度がともに高い場合に
は、この接合は良好な整流特性は示さず、抵抗体に近い
電流−電圧特性を示す。従って、トランジスタのボディ
部分が、ボディ取り出し電極Ｂ１，Ｂ２を介してソース
領域Ｓに接続し、これによりトランジスタのボディ部分
の電位がソース電位に固定されることになる。

【００１３】しかしながら、上記の半導体装置は、ソー
ス・ドレイン領域の構造としてＬＤＤ（Lightly Doped
Drain ）構造に対応しておらず、ゲート電極をマスクと
して第２導電型の導電性不純物をイオン注入して低濃度
領域を形成し、ゲート電極の両側部にサイドウォールマ
スク層を形成した後にさらにサイドウォールマスク層を
マスクとして第２導電型の導電性不純物をイオン注入し
て高濃度領域を形成することでソース・ドレイン領域を
ＬＤＤ構造とした場合、ソース領域Ｓの端部に第１導電
型の不純物を高濃度にイオン注入して形成するボディ取
り出し電極とトランジスタのボディ部分の間に第２導電
型の低濃度領域が残されてｎｐｎ接合またはｐｎｐ接合
構造となってしまうという問題がある。

【００１４】また、上記の半導体装置において、ソース
領域Ｓの端部に、ボディ取り出し電極Ｂ１，Ｂ２を形成
することにより、ボディ取り出し電極Ｂ１，Ｂ２の幅の
分だけ実効的なチャネル幅Ｗ_S が狭められてしまう。

【００１５】さらに、上記の半導体装置の製造工程にお
いて、ソース領域Ｓの端部に、第１導電型の不純物を高
濃度にイオン注入してボディ取り出し電極を形成すると
きに、例えば図２５中のパターンＰ_B1，Ｐ_B2を開口する
レジストなどのマスク層をマスクとするが、この場合、
パターンＰ_B1，Ｐ_B2の形成はゲート長Ｌ_g 程度の合わせ
マージンにて形成しなければならないという問題もあ
る。

【００１６】上記の１．０μｍ世代の半導体装置に対し
て、より微細な０．２５μｍルールまで適用するように
開発された半導体装置の平面図を図２６に示す。素子分
離絶縁膜Ｉにより分離されたＳＯＩ構造を有する第１導
電型の半導体層ＳＯＩ上にゲート電極Ｇが形成されてお
り、その両側部の半導体層ＳＯＩ中が第２導電型のソー
ス領域Ｓおよびドレイン領域Ｄとなって、ＭＯＳＦＥＴ
が構成されている。ゲート電極ＧはゲートコンタクトＧ
Ｃによりゲート電位に制御され、一方ソース領域Ｓおよ
びドレイン領域ＤはそれぞれソースコンタクトＳＣおよ
びドレインコンタクトＤＣにより不図示のソース線など
の他の配線などに接続して形成されている。

【００１７】上記の半導体装置において、ゲート電極Ｇ
にはＴゲートＴＧが接続して形成されており、Ｔゲート
ＴＧを境界にして分離された半導体層ＳＯＩに第１導電
型の不純物を高濃度に含有して第１導電型となったボデ
ィ取り出し電極Ｂが形成されている。このボディ取り出
し電極Ｂは、トランジスタのソース・ドレイン領域を除
いた半導体層部分であるトランジスタの第１導電型のボ
ディ部分に接続している。一方、上記の第１導電型のボ
ディ取り出し電極Ｂは、ボディコンタクトＢＣに埋め込
まれたコンタクトプラグや金属配線などを介して、例え
ばソース領域Ｓと接続している。以上により、トランジ
スタのボディ部分の電位がソース電位に固定されること
になる。

【００１８】また、図２６に示す半導体装置に対して、
ゲート容量を低減したレイアウトを有する半導体装置の
平面図が図２７であり、ボディ取り出し電極Ｂの面積が
縮小化されている。

【００１９】

【発明が解決しようとする課題】しかしながら、上記の
図２６および図２７に示す半導体装置においては、Ｔゲ
ートＴＧによりソース領域Ｓおよびドレイン領域Ｄと、
ボディ取り出し電極Ｂとを分離しており、このためＴゲ
ートＴＧのゲート長Ｌ_gaは、第１導電型の不純物を高濃
度にイオン注入してボディ取り出し電極Ｂを形成するパ
ターンＰ_B のレジストマスクを形成のための合わせずれ
マージンを有するように設計しなければならず、一般的
に最小パターンで形成することはできない。さらに、比
較的面積の縮小が困難であるコンタクト（ボディコンタ
クトＢＣ）が必要であり、それを形成するための各種合
わせマージンを考慮に入れなければならない。このた
め、レイアウト面積を縮小することが困難となり、半導
体装置の微細化や小型化が困難となっていた。

【００２０】さらに、上記の半導体装置におけるＴゲー
トは、バルクシリコン基板に形成されたトランジスタに
は通常用いられていないので、従来より蓄積されてきた
半導体装置の設計資産を活用することができなくなる。
ＳＯＩ構造の半導体層における拡散層やゲート電極など
の下層レベルでのレイアウト変更はその上層の配線のレ
イアウトの変更を余儀なくし、従来からバルクシリコン
基板のトランジスタに対して蓄積されてきた設計資産を
新たに一からＳＯＩ構造デバイス用に構築しなければな
らない。

【００２１】本発明は上記の問題に鑑みてなされたもの
であり、本発明の目的は、ＳＯＩ構造の半導体層に形成
されたＭＯＳＦＥＴを有する半導体装置において、バル
クシリコン基板に形成されたトランジスタのレイアウト
から変更が小さく、さらにレイアウト面積の増大を抑制
して、トランジスタのボディ部分をソース領域などの電
位に固定することによりドレイン電流のキンクの発生を
抑制し、寄生バイポーラ効果によるドレイン耐圧の向上
を図ることができる半導体装置およびその製造方法を提
供することである。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、電界効果トランジスタを有
する半導体装置であって、支持基板と、前記支持基板上
に形成された絶縁膜と、前記絶縁膜上に形成され、前記
トランジスタのチャネル形成領域を有する第１導電型の
第１半導体層と、前記チャネル形成領域の上層に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成さ
れたゲート電極と、前記ゲート電極の両側部における前
記第１半導体層中に前記チャネル形成領域に接続して形
成された第２導電型のソース領域およびドレイン領域
と、少なくとも前記第１半導体層の前記ソース領域およ
びドレイン領域を除くボディ部分から張り出して形成さ
れている第１導電型の第２半導体層と、前記第２半導体
層中に形成され、前記第１半導体層よりも第１導電型の
不純物を高濃度に含有し、前記ソース領域またはドレイ
ン領域に接続して形成されているボディ取り出し電極と
を有する。

【００２３】上記の本発明の半導体装置は、好適には、
前記ゲート電極が、前記第１半導体層領域においては前
記チャネル形成領域に、前記第２半導体層領域とは一部
領域が重なるように、さらに前記第１半導体層と前記第
２半導体層の境界の一方の端部上を通過するようにし
て、前記ゲート絶縁膜の上層に形成されており、前記ゲ
ート電極の側部における前記第２半導体層中に前記ボデ
ィ取り出し電極が形成されている。

【００２４】上記の本発明の半導体装置は、好適には、
前記第１半導体層と前記第２半導体層の境界近傍におい
て、前記ボディ取り出し電極と、前記ソース領域または
ドレイン領域が、重なり部分を有して接続している。

【００２５】上記の本発明の半導体装置は、好適には、
前記ボディ取り出し電極と前記ソース領域またはドレイ
ン領域が、共通の導電層に接続している。さらに好適に
は、前記導電層が、前記第１および第２半導体層の上層
に形成された金属シリサイド層である。

【００２６】上記の本発明の半導体装置は、好適には、
前記ソース領域およびドレイン領域が、それぞれ第１不
純物領域と、当該第１不純物領域のチャネル形成方向の
外側に形成され、前記第１不純物領域よりも高濃度の導
電性不純物を含有する第２不純物領域を有する。また、
上記の本発明の半導体装置は、好適には、前記第１半導
体層および第２半導体層がシリコン活性層である。

【００２７】上記の本発明の半導体装置は、好適には、
前記電界効果トランジスタとして、ｎチャネル型トラン
ジスタとｐチャネル型トランジスタが形成されている。

【００２８】上記の本発明の半導体装置は、好適には、
前記第１半導体層が複数のチャネル形成領域を有し、前
記複数個のチャネル形成領域の上層にそれぞれゲート絶
縁膜を介して複数個のゲート電極が形成されており、複
数個のトランジスタが形成されている。さらに好適に
は、前記複数個のトランジスタが、少なくともソース領
域またはドレイン領域を共有している。

【００２９】上記の本発明の半導体装置は、好適には、
前記ボディ取り出し電極と接続している前記ソース領域
またはドレイン領域を電源電圧あるいは接地電位に固定
することにより、前記第１半導体層の前記ソース領域お
よびドレイン領域を除くボディ部分を前記電源電圧ある
いは接地電位に固定する。

【００３０】上記の半導体装置によれば、支持基板上に
形成された絶縁膜上に、トランジスタのチャネル形成領
域を有する第１導電型の第１半導体層を有し、チャネル
形成領域の上層に形成されたゲート絶縁膜およびゲート
電極と、ゲート電極の両側部における第１半導体層中に
チャネル形成領域に接続して形成された第２導電型のソ
ース領域およびドレイン領域を有して、電界効果トラン
ジスタが構成されている。さらに、少なくとも第１半導
体層のソース領域およびドレイン領域を除くボディ部分
から張り出して形成されている第１導電型の第２半導体
層を有している。この第２半導体層中には、第１半導体
層よりも第１導電型の不純物を高濃度に含有し、ソース
領域またはドレイン領域と重なり領域を有する、あるい
は第１半導体層および第２半導体層の上層に形成された
金属シリサイド層などの共通の導電層に接続して形成さ
れているボディ取り出し電極が形成されている。従っ
て、第１半導体層のソース領域およびドレイン領域を除
くボディ部分が、ボディ取り出し電極を介してソース領
域に接続しており、ソース電位に固定されて、ドレイン
電流のキンクの発生を抑制し、寄生バイポーラ効果によ
るドレイン耐圧の向上を図ることができる。

【００３１】さらに、上記の第１半導体層と第２半導体
層のレイアウトは、第１半導体層領域においてはチャネ
ル形成領域に、第２半導体層領域とは一部領域が重なる
ように、さらに第１半導体層と第２半導体層の境界の一
方の端部上を通過するようにゲート電極が配置し、ゲー
ト電極の側部における第２半導体層中にボディ取り出し
電極が形成されている構成とすることで、Ｔゲート構造
とせずにボディ取り出し電極をソース領域に接続して配
置することができ、バルクシリコン基板に形成されたト
ランジスタのレイアウトから変更が小さく、さらにレイ
アウト面積の増大を抑制して、ボディ取り出し電極を配
置することができる。

【００３２】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、トランジスタを有する半導
体装置の製造方法であって、支持基板の絶縁膜上に、前
記トランジスタのチャネル形成領域を有する第１導電型
の第１半導体層と、当該第１半導体層から張り出して形
成されている第１導電型の第２半導体層とを有する積層
基板を形成する工程と、前記第１半導体層および前記第
２半導体層の上層にゲート絶縁膜を形成する工程と、前
記第１半導体層領域においては前記チャネル形成領域
に、前記第２半導体層領域とは一部領域が重なるよう
に、さらに前記第１半導体層と前記第２半導体層の境界
の一方の端部上を通過するようにして、前記ゲート絶縁
膜の上層にゲート電極を形成する工程と、前記第１半導
体層領域において、前記ゲート電極の両側部における前
記第１半導体層中に、前記チャネル形成領域に接続する
ように第２導電型のソース領域およびドレイン領域を形
成する工程と、前記第２半導体層領域において、前記ゲ
ート電極の側部における前記第２半導体層中に、前記第
１半導体層よりも第１導電型の不純物を高濃度に含有す
るボディ取り出し電極を形成する工程とを有し、前記ボ
ディ取り出し電極を形成する工程以降の工程において、
前記ボディ取り出し電極と前記ソース領域またはドレイ
ン領域を接続して形成する。

【００３３】上記の本発明の半導体装置の製造方法は、
好適には、前記ボディ取り出し電極を形成する工程にお
いては、前記第１半導体層と前記第２半導体層の境界近
傍において、前記ソース領域またはドレイン領域と重な
り部分を有するように形成する。

【００３４】上記の本発明の半導体装置の製造方法は、
好適には、前記ボディ取り出し電極を形成する工程の後
に、前記ボディ取り出し電極と前記ソース領域またはド
レイン領域の上層に金属シリサイド層を形成する工程を
さらに有する。

【００３５】上記の本発明の半導体装置の製造方法は、
好適には、前記ソース領域およびドレイン領域を形成す
る工程が、前記ゲート電極をマスクとして第１不純物領
域を形成する工程と、前記ゲート電極の側部にサイドウ
ォールマスク層を形成する工程と、前記サイドウォール
マスク層をマスクとして前記第１不純物領域よりも高濃
度に導電性不純物を含有する第２不純物領域を形成する
工程とを含む。

【００３６】上記の本発明の半導体装置の製造方法は、
好適には、前記支持基板の絶縁膜上に前記第１半導体層
と第２半導体層とを有する積層基板を形成する工程にお
いては、それぞれシリコン活性層からなる前記第１半導
体層と第２半導体層とを形成する。

【００３７】上記の本発明の半導体装置の製造方法は、
好適には、前記絶縁膜の上層に、前記第１半導体層およ
び第２半導体層を有する半導体層を複数個形成し、ｎチ
ャネル型トランジスタとｐチャネル型トランジスタを形
成する。さらに好適には、前記ｎチャネル型トランジス
タのソース領域およびドレイン領域を形成する工程にお
いて、同時に前記ｐチャネル型トランジスタのボディ取
り出し電極を形成し、前記ｐチャネル型トランジスタの
ソース領域およびドレイン領域を形成する工程におい
て、同時に前記ｎチャネル型トランジスタのボディ取り
出し電極を形成する。

【００３８】上記の本発明の半導体装置の製造方法は、
好適には、前記絶縁膜の上層に、複数個のチャネル形成
領域を有するように前記第１半導体層を形成し、前記ゲ
ート電極を形成する工程においては、前記複数個のチャ
ネル形成領域の上層にそれぞれゲート絶縁膜を介して複
数個のゲート電極を形成し、前記複数個のチャネル形成
領域に対応する複数個のトランジスタを形成する。さら
に好適には、前記複数個のトランジスタが少なくともソ
ース領域またはドレイン領域を共有するように、前記複
数個のトランジスタを配置して形成する。

【００３９】上記の半導体装置の製造方法は、支持基板
の絶縁膜上に、トランジスタのチャネル形成領域を有す
る第１導電型の第１半導体層と、当該第１半導体層から
張り出して形成されている第１導電型の第２半導体層と
を有する積層基板を形成する。次に、第１半導体層およ
び第２半導体層の上層にゲート絶縁膜を形成し、第１半
導体層領域においてはチャネル形成領域に、第２半導体
層領域とは一部領域が重なるように、さらに第１半導体
層と第２半導体層の境界の一方の端部上を通過するよう
にして、ゲート絶縁膜の上層にゲート電極を形成する。
次に、第１半導体層領域において、ゲート電極の両側部
における第１半導体層中に、チャネル形成領域に接続す
るように第２導電型のソース領域およびドレイン領域を
形成し、次に、第２半導体層領域において、ゲート電極
の側部における第２半導体層中に、第１半導体層よりも
第１導電型の不純物を高濃度に含有するボディ取り出し
電極を形成する。このボディ取り出し電極を形成する工
程において、ソース領域またはドレイン領域と重なり部
分を有するように形成する、あるいは、後工程でボディ
取り出し電極とソース領域またはドレイン領域の上層に
金属シリサイド層を形成することにより、ボディ取り出
し電極とソース領域またはドレイン領域を接続して形成
する。

【００４０】上記の半導体装置の製造方法によれば、支
持基板上に形成された絶縁膜上に、トランジスタのチャ
ネル形成領域を有する第１導電型の第１半導体層に電界
効果トランジスタを形成し、さらに、少なくとも第１半
導体層から張り出して形成されている第１導電型の第２
半導体層に対して、トランジスタのソース領域またはド
レイン領域と重なり領域を有する、あるいは第１半導体
層および第２半導体層の上層に金属シリサイド層を形成
することにより、ソース領域あるいはドレイン領域に接
続してボディ取り出し電極を形成することができる。従
って、第１半導体層のソース領域およびドレイン領域を
除くボディ部分が、ソース電位に固定されて、ドレイン
電流のキンクの発生を抑制し、寄生バイポーラ効果によ
るドレイン耐圧が向上したトランジスタを形成すること
ができる。

【００４１】さらに、上記の第１半導体層と第２半導体
層のレイアウトは、第１半導体層領域においては前記チ
ャネル形成領域に、第２半導体層領域とは一部領域が重
なるように、さらに第１半導体層と第２半導体層の境界
の一方の端部上を通過するようにゲート電極が配置し、
ゲート電極の側部における第２半導体層中にボディ取り
出し電極を形成することにより、Ｔゲート構造とせずに
ボディ取り出し電極をソース領域に接続して配置するこ
とができ、バルクシリコン基板に形成されたトランジス
タのレイアウトから変更が小さく、さらにレイアウト面
積の増大を抑制して、ボディ取り出し電極を配置するこ
とができる。

【００４２】さらに、上記の半導体装置としてＣＭＯＳ
トランジスタを形成する場合には、ｎチャネル型トラン
ジスタのソース領域およびドレイン領域を形成する工程
において、同時にｐチャネル型トランジスタのボディ取
り出し電極を形成し、ｐチャネル型トランジスタのソー
ス領域およびドレイン領域を形成する工程において、同
時にｎチャネル型トランジスタのボディ取り出し電極を
形成することにより、通常のＣＭＯＳトランジスタに対
してマスクを増やさないで形成することができる。ま
た、１個の半導体層に対して２個のトランジスタを形成
し、この１対のトランジスタを敷きつめて構成するゲー
トアレイに好ましく適用することが可能である。

【００４３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００４４】第１実施形態 図１（ａ）は本実施形態に係る半導体装置の平面図であ
る。素子分離絶縁膜Ｉ（２０）により分離されたＳＯＩ
構造を有する第１導電型（ｐ型）の第１半導体層ＳＯＩ
（１０）上にゲート電極Ｇ（３０）が形成されており、
その両側部の半導体層ＳＯＩ中が第２導電型（ｎ⁺ 型）
のソース領域Ｓおよびドレイン領域Ｄとなって、ｎチャ
ネル型のＭＯＳＦＥＴが構成されている。ゲート電極Ｇ
はゲートコンタクトＧＣによりゲート電位に制御され、
一方ソース領域Ｓおよびドレイン領域Ｄはそれぞれソー
スコンタクトＳＣおよびドレインコンタクトＤＣにより
不図示のソース線などの他の配線などに接続して形成さ
れている。

【００４５】上記の少なくとも第１半導体層ＳＯＩのソ
ース領域Ｓおよびドレイン領域Ｄを除くボディ部分か
ら、第１導電型（ｐ型）の第２半導体層Ｊ（１０’）が
張り出して形成されている。ここで、ゲート長Ｌ_g のゲ
ート電極Ｇが、第１半導体層領域においてはチャネル形
成領域に、第２半導体層領域とはゲート電極のゲート長
の半分（Ｌ_g ／２）の領域が重なるように、さらに第１
半導体層ＳＯＩと第２半導体層Ｊの境界の一方の端部上
を通過するようにして、ゲート絶縁膜の上層に形成され
ており、ゲート電極の側部における第２半導体層中に第
１半導体層よりも第１導電型の不純物を高濃度に含有す
る第１導電型（ｐ⁺ 型）のボディ取り出し電極Ｂが形成
されている。ここで、ボディ取り出し電極Ｂは、ソース
領域Ｓと重なり領域を有しており、ｐｎ接合を形成す
る。このｐｎ接合は、不純物濃度がともに高い場合に
は、この接合は良好な整流特性は示さず、抵抗体に近い
電流−電圧特性を示す。従って、トランジスタのボディ
部分が、ボディ取り出し電極Ｂを介してソース領域Ｓに
接続し、これによりトランジスタのボディ部分の電位が
ソース電位に固定されることになる。

【００４６】図１（ｂ）は図１（ａ）中のＸ−Ｘ’にお
ける断面図である。支持基板１の張り合わせ面の上面
に、例えば酸化シリコンからなる層間絶縁膜２０が形成
されており、その上層にＳＯＩ構造のｐ型シリコン活性
層である第１半導体層（ＳＯＩ層）１０が形成されてい
る。第１半導体層１０の上層に、例えば酸化シリコンか
らなるゲート絶縁膜２１を介して、例えばポリシリコン
層３０ａおよびタングステンシリサイド層３０ｂの積層
体であるポリサイド構造のゲート電極３０が形成されて
おり、その上層に酸化シリコンのオフセット絶縁膜２２
が形成されている。ゲート電極３０の両側部には例えば
酸化シリコンのサイドウォール絶縁膜２３が形成されて
いる。ゲート電極３０の両側部のサイドウォール絶縁膜
２３の下部における第１半導体層１０中には、ｎ型の導
電性不純物を低濃度に含有するｎ型低濃度拡散層（第１
不純物領域）１１が形成され、その両側部には低濃度拡
散層１１に接続してｎ型の導電性不純物を高濃度に含有
するｎ⁺ 型の高濃度拡散層（第２不純物領域）１３が形
成され、ＬＤＤ（Lightly Doped Drain ）構造のソース
・ドレイン領域が形成されている。以上のようにして、
ｎチャネル型ＭＯＳＦＥＴが構成されている。

【００４７】上記のトランジスタを被覆して、全面に例
えば酸化シリコンからなる層間絶縁膜２４が形成されて
おり、高濃度拡散層１３に達するコンタクトホールが開
口されて、タングステンなどの埋め込みプラグ３１が埋
め込まれ、アルミニウムなどの上層配線３２に接続して
いる。

【００４８】図１（ｃ）は図１（ａ）中のＹ−Ｙ’にお
ける断面図である。上記と同様に、支持基板１の張り合
わせ面の上面に、例えば酸化シリコンからなる層間絶縁
膜２０が形成されており、その上層に上記の第１半導体
層１０の少なくともソース領域Ｓおよびドレイン領域Ｄ
を除くボディ部分から、第１導電型（ｐ型）の第２半導
体層１０’が張り出して形成されている。第２半導体層
１０’の上層に、上記と同じ構成のポリサイド構造を有
するゲート長Ｌ_g のゲート電極３０が、第２半導体層１
０’に対してゲート長の半分（Ｌ_g ／２）の領域が重な
るように形成されている。ここで、ゲート電極３０の側
部における第２半導体層１０’中に第１半導体層１０よ
りも第１導電型の不純物を高濃度に含有する低濃度不純
物領域１２と低濃度不純物領域１２よりもさらに高濃度
な高濃度不純物領域１４からなる第１導電型（ｐ⁺ 型）
のボディ取り出し電極が形成されている。この領域で、
ゲート電極３０に達するコンタクトホールが開口され
て、タングステンなどの埋め込みプラグ３３が埋め込ま
れ、アルミニウムなどの上層配線３４に接続している。

【００４９】上記の半導体装置において、トランジスタ
のソース領域の高濃度不純物領域１３と、ボディ取り出
し電極の高濃度不純物領域１４が重なり領域を有してお
り、抵抗体に近い電流−電圧特性を示すｐｎ接合を形成
するので、これによりトランジスタのボディ部分がボデ
ィ取り出し電極を介してソース領域に接続し、ソース電
位に固定されることになる。従って、ドレイン電流のキ
ンクの発生を抑制し、寄生バイポーラ効果によるドレイ
ン耐圧の向上を図ることができる。

【００５０】さらに、上記の第１半導体層と第２半導体
層のレイアウトは、Ｔゲート構造とせずにボディ取り出
し電極をソース領域に接続して配置することができ、バ
ルクシリコン基板に形成されたトランジスタのレイアウ
トから変更が小さく、さらにレイアウト面積の増大を抑
制して、ボディ取り出し電極を配置することができる。

【００５１】上記の半導体装置の製造方法について図面
を参照して以下に説明する。まず、図２（（ａ）は平面
図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＸ−
Ｘ’、Ｙ−Ｙ’における断面図）に示すように、例えば
張り合わせ法あるいはＳＩＭＯＸ法などにより、支持基
板１の張り合わせ面の上層に酸化シリコンの層間絶縁膜
Ｉ（２０）と、第１半導体層ＳＯＩ（１０）および第１
半導体層ＳＯＩ（１０）から張り出して形成されている
第２半導体層Ｊ（１０’）からなる第１導電型（ｐ型）
のシリコン半導体層とが積層した積層基板を形成する。
半導体層は、層間絶縁膜Ｉ（２０）により素子分離され
ている。素子分離領域の層間絶縁膜Ｉ（２０）は、例え
ばトレンチ素子分離法により形成することもできる。

【００５２】次に、図３（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、第１半導体層ＳＯＩ（１
０）および第２半導体層Ｊ（１０’）からなるシリコン
半導体層の上層に例えば熱酸化法によりゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法によりポリシリコンとタングステンシ
リサイドを積層させ、必要に応じて導電性不純物をイオ
ン注入した後、さらにその上層に酸化シリコンを積層さ
せ、ゲート電極パターンのレジスト膜（不図示）を形成
して、これをマスクとして酸化シリコンをＲＩＥ（反応
性イオンエッチング）などによりエッチング加工してオ
フセット絶縁膜２２を形成し、さらにレジスト膜を除去
後、オフセット絶縁膜２２をマスクとしてポリシリコン
とタングステンシリサイドをエッチング加工し、ポリシ
リコン層３０ａおよびタングステンシリサイド層３０ｂ
の積層体であるポリサイド構造のゲート電極Ｇ（３０）
を形成する。このとき、図３（ａ）に示すように、第２
半導体層Ｊ（１０’）の上層には、ゲート長Ｌ_g のゲー
ト電極Ｇ（３０）が、第２半導体層Ｊ（１０’）に対し
てゲート長の半分（Ｌ_g ／２）の領域が重なるようにパ
ターン形成する。

【００５３】次に、図４（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、フォトリソグラフィー工程
により第１半導体層ＳＯＩ（１０）領域を開口し、第２
半導体層Ｊ（１０’）領域を保護するマスクパターンＭ
１のレジストマスクＲ１を形成し、ゲート電極Ｇ（３
０）の両側部における第１半導体層ＳＯＩ（１０）中
に、ゲート電極Ｇ（３０）をマスクとして第２導電型
（ｎ型）の導電性不純物をイオン注入し、ｎ型の低濃度
不純物領域１１を形成する。

【００５４】次に、図５（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、フォトリソグラフィー工程
により第２半導体層Ｊ（１０’）領域を開口し、第１半
導体層ＳＯＩ（１０）領域を保護するマスクパターンＭ
２のレジストマスクＲ２を形成し、ゲート電極Ｇ（３
０）の側部における第２半導体層Ｊ（１０’）中に、ゲ
ート電極Ｇ（３０）をマスクとして第１導電型（ｐ型）
の導電性不純物をイオン注入し、ｐ型の低濃度不純物領
域１２を形成する。

【００５５】次に、図６（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、レジスト膜Ｒ２を除去後、
例えばＣＶＤ法により全面に酸化シリコンを堆積させ、
ＲＩＥなどのエッチングによりエッチバックして、ゲー
ト電極Ｇ（３０）の両側部にサイドウォール絶縁膜ＳＷ
（２３）を形成する。これは、後工程においてＬＤＤス
ペーサとなる。

【００５６】次に、図７（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、フォトリソグラフィー工程
により第１半導体層ＳＯＩ（１０）領域を開口し、第２
半導体層Ｊ（１０’）領域を保護するマスクパターンＭ
３のレジストマスクＲ３を形成し、ゲート電極Ｇ（３
０）の両側部における第１半導体層ＳＯＩ（１０）中
に、サイドウォール絶縁膜ＳＷ（２３）をマスクとし
て、Ａｓ⁺ などの第２導電型（ｎ型）の導電性不純物を
例えば（エネルギー：５０ｋｅＶ、ドーズ量：２×１０
¹⁵atoms/cm² ）という条件でイオン注入し、ｎ型の低濃
度不純物領域１１に接続するｎ⁺ 型の高濃度不純物領域
１３を形成する。以上でＬＤＤ構造のソース・ドレイン
領域を形成することができる。

【００５７】次に、図８（（ａ）は平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’にお
ける断面図）に示すように、フォトリソグラフィー工程
により第２半導体層Ｊ（１０’）領域を開口し、第１半
導体層ＳＯＩ（１０）領域を保護するマスクパターンＭ
４のレジストマスクＲ４を形成し、ゲート電極Ｇ（３
０）の側部における第２半導体層Ｊ（１０’）中に、サ
イドウォール絶縁膜ＳＷ（２３）をマスクとして、ＢＦ
₂ ⁺ などの第１導電型（ｐ型）の導電性不純物を例えば
（エネルギー：５０ｋｅＶ、ドーズ量：２×１０¹⁵atom
s/cm² ）という条件でイオン注入し、ｐ型の低濃度不純
物領域１２に接続するｐ⁺ 型の高濃度不純物領域１４を
形成する。以上で、第１半導体層ＳＯＩ（１０）のソー
ス・ドレイン領域を除くボディ部分に接続するボディ取
り出し領域Ｂを形成することができる。次に、例えば窒
素雰囲気下で１０００℃、１０秒のＲＴＡ（Rapid Ther
mal Annealing ）法によるアニール処理により、導電性
不純物を活性化する。

【００５８】以降の工程としては、例えばＣＶＤ法によ
り酸化シリコンを堆積させて層間絶縁膜２４を形成し、
リフロー、エッチバックなどにより平坦化処理をした
後、第１半導体層ＳＯＩ（１０）においては高濃度不純
物領域１２に達するコンタクトホール（ソースコンタク
トＳＣおよびドレインコンタクトＤＣ）を開口し、一方
第２半導体層Ｊ（１０’）においてはゲート電極３０に
達するゲートコンタクトＧＣ）を開口し、各コンタクト
ホール内をタングステンプラグ（３１，３３）などによ
り埋め込み、さらに上層配線（３２，３４）を形成し
て、図１に示す半導体装置に至る。

【００５９】上記の半導体装置の製造方法においては、
支持基板上に形成された絶縁膜上に、トランジスタのチ
ャネル形成領域を有する第１導電型の第１半導体層に電
界効果トランジスタを形成し、さらに、少なくとも第１
半導体層から張り出して形成されている第１導電型の第
２半導体層に対して、トランジスタのソース領域と重な
り領域を有することにより、ソース領域に接続してボデ
ィ取り出し電極を形成することができる。従って、第１
半導体層のソース領域およびドレイン領域を除くボディ
部分が、ソース電位に固定されて、ドレイン電流のキン
クの発生を抑制し、寄生バイポーラ効果によるドレイン
耐圧が向上したトランジスタを形成することができる。

【００６０】さらに、上記の第１半導体層と第２半導体
層のレイアウトは、第１半導体層領域においては前記チ
ャネル形成領域に、第２半導体層領域とは一部領域が重
なるように、さらに第１半導体層と第２半導体層の境界
の一方の端部上を通過するようにゲート電極が配置し、
ゲート電極の側部における第２半導体層中にボディ取り
出し電極を形成することにより、Ｔゲート構造とせずに
ボディ取り出し電極をソース領域に接続して配置するこ
とができ、バルクシリコン基板に形成されたトランジス
タのレイアウトから変更が小さく、さらにレイアウト面
積の増大を抑制して、ボディ取り出し電極を配置するこ
とができる。

【００６１】さらに、上記の実施形態においてはｎチャ
ネル型トランジスタについて説明しているが、導電性不
純物の導電型を入れ替えることでｐチャネル型トランジ
スタを構成することができる。ただし、ｐチャネル型ト
ランジスタの場合には、ボディ取り出し電極をドレイン
領域に接続するように形成する。さらに、上記の半導体
装置としてＣＭＯＳトランジスタを形成する場合には、
ｎチャネル型トランジスタのソース領域およびドレイン
領域を形成する工程において、同時にｐチャネル型トラ
ンジスタのボディ取り出し電極を形成し、ｐチャネル型
トランジスタのソース領域およびドレイン領域を形成す
る工程において、同時にｎチャネル型トランジスタのボ
ディ取り出し電極を形成することにより、通常のＣＭＯ
Ｓトランジスタに対してマスクを増やさないで形成する
ことができる。

【００６２】第２実施形態 図９（ａ）は本実施形態に係る半導体装置の平面図であ
り、図９（ｂ）および図９（ｃ）はそれぞれ図９（ａ）
中のＸ−Ｘ’、Ｙ−Ｙ’における断面図である。本実施
形態に係る半導体装置は、実質的に第１実施形態に係る
半導体装置と同様であるが、第１半導体層ＳＯＩ（１
０）中の高濃度不純物領域１３の上層と第２半導体層Ｊ
（１０’）中の高濃度不純物領域１４の上層に、自己整
合的にコバルトシリサイド、タングステンシリサイドあ
るいはタンタルシリサイドなどの高融点シリサイド層Ｃ
（１５）が形成されていることが異なる。

【００６３】上記の本実施形態に係る半導体装置は、ト
ランジスタのソース領域の高濃度不純物領域１２と、ボ
ディ取り出し電極の高濃度不純物領域１４がともにその
上層に形成された高融点金属シリサイド層Ｃ（１５）に
接続しており、第１実施形態に係る半導体装置と同様
に、トランジスタのボディ部分がボディ取り出し電極を
介してソース領域に接続し、ソース電位に固定されるこ
とになる。本実施形態に場合、高融点金属シリサイド層
Ｃ（１５）により接続するので、ｐｎ接合により接続す
る第１実施形態よりも、電位差を小さくしてより確実に
トランジスタのボディ部分をソース領域に接続すること
ができる。従って、ドレイン電流のキンクの発生を抑制
し、寄生バイポーラ効果によるドレイン耐圧の向上を図
ることができる。

【００６４】上記の半導体装置の製造方法について図面
を参照して以下に説明する。まず、第１実施形態におけ
る図８（（ａ）は平面図、（ｂ）および（ｃ）はそれぞ
れ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’における断面図）に示
す断面図に至る工程までは、第１実施形態と同様に形成
する。

【００６５】次に、図１０（（ａ）は平面図、（ｂ）お
よび（ｃ）はそれぞれ（ａ）中のＸ−Ｘ’、Ｙ−Ｙ’に
おける断面図）に示すように、例えば希フッ酸などのウ
ェットエッチングによりシリコン層表面の自然酸化膜を
除去する前処理を行った後、例えば基板温度が４５０℃
のスパッタリング法によりコバルトなどの高融点金属を
１０ｎｍの膜厚で堆積させ、（窒素雰囲気下、５５０
℃、３０秒のＲＴＡ処理）という条件の第１アニール処
理によるシリサイド化、（H₂SO₄:H₂O₂=15:2 の溶液（７
０℃）に３′浸漬）による未反応コバルトの除去、（窒
素雰囲気下、８００℃、３０秒のＲＴＡ処理）という条
件の第２アニール処理によるシリサイド層の緻密化を行
い、第１半導体層ＳＯＩ（１０）中の高濃度不純物領域
１３の上層と第２半導体層Ｊ（１０’）中の高濃度不純
物領域１４の上層に、自己整合的にコバルトシリサイド
などの高融点金属シリサイド層Ｃ（１５）を形成する。

【００６６】以降の工程としては、第１実施形態と同様
にして、層間絶縁膜２４を形成し、第１半導体層ＳＯＩ
（１０）においては高濃度不純物領域１３に達するコン
タクトホール（ソースコンタクトＳＣおよびドレインコ
ンタクトＤＣ）を開口し、一方第２半導体層Ｊ（１
０’）においてはゲート電極３０に達するゲートコンタ
クトＧＣ）を開口し、各コンタクトホール内をタングス
テンプラグ（３１，３３）などにより埋め込み、さらに
上層配線（３２，３４）を形成して、図９に示す半導体
装置に至る。

【００６７】上記の半導体装置の製造方法においては、
支持基板上に形成された絶縁膜上に、トランジスタのチ
ャネル形成領域を有する第１導電型の第１半導体層に電
界効果トランジスタを形成し、さらに、少なくとも第１
半導体層から張り出して形成されている第１導電型の第
２半導体層に対して、第１半導体層および第２半導体層
の上層に金属シリサイド層を形成することにより、ソー
ス領域に接続してボディ取り出し電極を形成することが
できる。従って、第１半導体層のソース領域およびドレ
イン領域を除くボディ部分が、ソース電位に固定され
て、ドレイン電流のキンクの発生を抑制し、寄生バイポ
ーラ効果によるドレイン耐圧が向上したトランジスタを
形成することができる。

【００６８】上記の本実施形態に係る半導体装置におい
ては、第１半導体層および第２半導体層の上層に金属シ
リサイド層を形成しているので、トランジスタのソース
領域とボディ取り出し電極は、重なり領域を有していて
もいなくてもよく、合わせマージンをより小さくするこ
とができる。これは、ボディ取り出し電極部分の面積を
狭めることが可能であること示している。

【００６９】第３実施形態 図１１（ａ）は、本実施形態に係る半導体装置であるゲ
ートアレイの１対のトランジスタに相当する領域の平面
図である。ゲートアレイとしては、図示している１対の
トランジスタがゲートアレイ領域に敷きつめられて形成
されている。上記の半導体装置において、素子分離絶縁
膜Ｉにより分離されたＳＯＩ構造を有する第１導電型
（ｐ型）の第１半導体層ＳＯＩ上に１対のゲート電極Ｇ
１，Ｇ２が形成されており、１対のゲート電極Ｇ１，Ｇ
２で挟まれた半導体層ＳＯＩ中が第２導電型（ｎ⁺ 型）
のソース領域Ｓとなり、１対のゲート電極Ｇ１，Ｇ２の
外側の領域の半導体層ＳＯＩ中が第２導電型（ｎ⁺ 型）
の１対のドレイン領域Ｄ１，Ｄ２となる。以上のよう
に、１対のｎチャネル型のＭＯＳＦＥＴが構成されてい
る。

【００７０】上記の第１半導体層ＳＯＩから、第１半導
体層ＳＯＩのボディ部分に接続して第１導電型（ｐ型）
の第２半導体層Ｊが張り出して形成されている。上記の
半導体装置は、例えば０．４μｍルールで設計されてお
り、ゲート電極Ｇ１，Ｇ２のゲート長Ｌ１は０．４μｍ
となる。ゲート電極Ｇ１，Ｇ２のチャネル幅は、例えば
４．０μｍである。また、活性領域である第２半導体層
Ｊ部分の最小線幅Ｌ１も例えば０．４μｍで設計されて
いる。ここで、ゲート電極Ｇ１，Ｇ２は、第２半導体層
Ｊ領域とはゲート電極のゲート長の半分（Ｌ３＝０．２
μｍ）の領域が重なるように形成されており、ゲート電
極の側部における第２半導体層Ｊ中に第１半導体層ＳＯ
Ｉよりも第１導電型の不純物を高濃度に含有する第１導
電型（ｐ⁺ 型）のボディ取り出し電極Ｂが形成されてい
る。ここで、第１半導体層ＳＯＩおよび第２半導体層Ｊ
に対するゲート電極Ｇ１，Ｇ２の合わせずれが生じても
ボディ取り出し電極がドレイン領域Ｄ１，Ｄ２側にずれ
てゲート電極Ｇ１，Ｇ２の外側へ露出するのを防止する
ため、ゲート電極Ｇ１，Ｇ２の直下のボディ部分は、少
なくとも０．２μｍ分はドレイン領域Ｄ１，Ｄ２側に形
成されていない設計とする。これは、最小デザインルー
ルの半分程度の合わせマージンでパターンを重ねて形成
することは比較的容易であるからである。

【００７１】図１１（ａ）中の破線の円で示した領域の
拡大図が図１１（ｂ）である。図１１（ｂ）に示すよう
に、ボディ取り出し電極Ｂは、ソース領域Ｓと重なり領
域Ｖを有しており、ｐｎ接合を形成する。このｐｎ接合
は、不純物濃度がともに高い場合には、この接合は良好
な整流特性は示さず、抵抗体に近い電流−電圧特性を示
す。従って、トランジスタのボディ部分が、ボディ取り
出し電極Ｂを介してソース領域Ｓに接続し、これにより
トランジスタのボディ部分の電位がソース電位に固定さ
れることになり、ドレイン電流のキンクの発生を抑制
し、寄生バイポーラ効果によるドレイン耐圧が向上した
トランジスタを形成することができる。

【００７２】さらに、上記の第１半導体層ＳＯＩと第２
半導体層Ｊのレイアウトは、Ｔゲート構造とせずにボデ
ィ取り出し電極Ｂをソース領域Ｓに接続して配置するこ
とができ、バルクシリコン基板に形成されたトランジス
タのレイアウトから変更が小さく、さらにレイアウト面
積の増大を抑制して、ボディ取り出し電極を配置するこ
とができる。

【００７３】上記の半導体装置の製造方法について図面
を参照して以下に説明する。まず、図１２（ａ）に示す
ように、例えば張り合わせ法あるいはＳＩＭＯＸ法など
により、支持基板の張り合わせ面の上層に酸化シリコン
の層間絶縁膜Ｉと、第１半導体層ＳＯＩおよび第１半導
体層ＳＯＩから張り出して形成されている第２半導体層
Ｊからなる第１導電型（ｐ型）のシリコン半導体層とが
積層した積層基板を形成する。半導体層は、層間絶縁膜
Ｉにより素子分離されており、素子分離領域の層間絶縁
膜Ｉは、例えばトレンチ素子分離法により形成すること
もできる。また、第２半導体層Ｊの最小線幅Ｌ１は０．
４μｍである。

【００７４】次に、図１２（ｂ）に示すように、第１半
導体層ＳＯＩおよび第２半導体層Ｊからなるシリコン半
導体層の上層に例えば熱酸化法によりゲート絶縁膜を形
成し、その上層に例えばＣＶＤ（Chemical Vapor Depos
ition ）法によりポリシリコンとタングステンシリサイ
ドを積層させたポリサイド構造のゲート電極Ｇ１，Ｇ２
をパターン形成する。ゲート長Ｌ２は例えば０．４μｍ
である。このとき、第２半導体層Ｊの上層には、ゲート
電極Ｇ１，Ｇ２が第２半導体層Ｊに対してゲート長の半
分（Ｌ３＝０．２μｍ）の領域が重なるようにパターン
形成する。

【００７５】次に、図１３（ｃ）に示すように、フォト
リソグラフィー工程により第１半導体層ＳＯＩ領域を開
口し、第２半導体層Ｊ領域を保護するマスクパターンＭ
１のレジストマスクを形成し、１対のゲート電極Ｇ１，
Ｇ２で挟まれた半導体層ＳＯＩ中に第２導電型（ｎ
⁺ 型）のソース領域Ｓを、１対のゲート電極Ｇ１，Ｇ２
の外側の領域の半導体層ＳＯＩ中に第２導電型（ｎ
⁺ 型）の１対のドレイン領域Ｄ１，Ｄ２を形成する。

【００７６】次に、図１３（ｄ）に示すように、フォト
リソグラフィー工程により第２半導体層Ｊ領域を開口
し、第１半導体層ＳＯＩ領域を保護するマスクパターン
Ｍ２のレジストマスクを形成し、ゲート電極Ｇの側部に
おける第２半導体層Ｊ中に、ゲート電極Ｇをマスクとし
て第１導電型（ｐ型）の導電性不純物をイオン注入し、
ｐ型のボディ取り出し電極Ｂを形成する。ここで、図１
３（ｄ）中の破線の円で示した領域において、ボディ取
り出し電極Ｂが、ソース領域Ｓと重なり領域Ｖを有する
ようにして形成する。

【００７７】以降の工程としては、例えばＣＶＤ法によ
り酸化シリコンを堆積させて層間絶縁膜を形成し、コン
タクトホールを開口し、プラグや上層配線などを形成し
て、所望の半導体装置を形成する。

【００７８】上記の半導体装置の製造方法においては、
トランジスタのソース領域と重なり領域を有するように
ボディ取り出し電極を形成しており、第１半導体層のソ
ース領域およびドレイン領域を除くボディ部分が、ソー
ス電位に固定されて、ドレイン電流のキンクの発生を抑
制し、寄生バイポーラ効果によるドレイン耐圧が向上し
たトランジスタを形成することができる。上記の本実施
形態においては、ソース領域、ドレイン領域およびボデ
ィ取り出し電極をそれぞれ１回のイオン注入で形成して
いるが、ゲート電極の側壁部にサイドウォール絶縁膜を
形成し、その前後にドーズ量などを変えて２回のイオン
注入を行うことによりＬＤＤ構造とすることも可能であ
る。

【００７９】第４実施形態 図１４（ａ）は、本実施形態に係る半導体装置であるゲ
ートアレイの１対のトランジスタに相当する領域の平面
図である。第３実施形態と実質的に同様であるが、１対
のゲート電極Ｇ１，Ｇ２で挟まれた半導体層ＳＯＩ中が
第２導電型（ｎ⁺ 型）のドレイン領域Ｄとなり、１対の
ゲート電極Ｇ１，Ｇ２の外側の領域の半導体層ＳＯＩ中
が第２導電型（ｎ⁺ 型）の１対のソース領域Ｓ１，Ｓ２
となることが異なる。

【００８０】上記の第１半導体層ＳＯＩから、第１半導
体層ＳＯＩのボディ部分に接続して第１導電型（ｐ型）
の第２半導体層Ｊが張り出して形成されている。第３実
施形態と同様に、上記の半導体装置は、例えば０．４μ
ｍルールで設計されており、ゲート電極Ｇ１，Ｇ２のゲ
ート長Ｌ１は０．４μｍとなる。ゲート電極Ｇ１，Ｇ２
のチャネル幅は、例えば４．０μｍである。また、活性
領域である第２半導体層Ｊ部分の最小線幅Ｌ１も例えば
０．４μｍで設計されている。ここで、ゲート電極Ｇ
１，Ｇ２は、第２半導体層Ｊ領域とはゲート電極のゲー
ト長の半分（Ｌ３＝０．２μｍ）の領域が重なるように
形成されており、ゲート電極の側部における第２半導体
層Ｊ中に第１半導体層ＳＯＩよりも第１導電型の不純物
を高濃度に含有する第１導電型（ｐ⁺ 型）のボディ取り
出し電極Ｂが形成されている。

【００８１】図１４（ａ）中の破線の円で示した領域の
拡大図が図１４（ｂ）である。図１４（ｂ）に示すよう
に、ボディ取り出し電極Ｂは、ソース領域Ｓ１（または
ソース領域Ｓ２）と重なり領域Ｖを有しており、ｐｎ接
合を形成しており、このｐｎ接合は抵抗体に近い電流−
電圧特性を示す。従って、第３実施形態と同様に、トラ
ンジスタのボディ部分が、ボディ取り出し電極Ｂを介し
てソース領域Ｓに接続し、これによりトランジスタのボ
ディ部分の電位がソース電位に固定されることになり、
ドレイン電流のキンクの発生を抑制し、寄生バイポーラ
効果によるドレイン耐圧が向上したトランジスタを形成
することができる。

【００８２】さらに、上記の第１半導体層ＳＯＩと第２
半導体層Ｊのレイアウトは、Ｔゲート構造とせずにボデ
ィ取り出し電極Ｂをソース領域Ｓに接続して配置するこ
とができ、バルクシリコン基板に形成されたトランジス
タのレイアウトから変更が小さく、さらにレイアウト面
積の増大を抑制して、ボディ取り出し電極を配置するこ
とができる。

【００８３】上記の半導体装置の製造方法について図面
を参照して以下に説明する。まず、図１５（ａ）に示す
ように、例えば張り合わせ法あるいはＳＩＭＯＸ法など
により、支持基板の張り合わせ面の上層に酸化シリコン
の層間絶縁膜Ｉと、第１半導体層ＳＯＩおよび第１半導
体層ＳＯＩから張り出して形成されている第２半導体層
Ｊからなる第１導電型（ｐ型）のシリコン半導体層とが
積層した積層基板を形成する。半導体層は、層間絶縁膜
Ｉにより素子分離されており、素子分離領域の層間絶縁
膜Ｉは、例えばトレンチ素子分離法により形成すること
もできる。また、第２半導体層Ｊの最小線幅Ｌ１は０．
４μｍである。

【００８４】次に、図１５（ｂ）に示すように、第１半
導体層ＳＯＩおよび第２半導体層Ｊからなるシリコン半
導体層の上層に例えば熱酸化法によりゲート絶縁膜を形
成し、その上層に例えばＣＶＤ法によりポリシリコンと
タングステンシリサイドを積層させたポリサイド構造の
ゲート電極Ｇ１，Ｇ２をパターン形成する。ゲート長Ｌ
２は例えば０．４μｍである。このとき、第２半導体層
Ｊの上層には、ゲート電極Ｇ１，Ｇ２が第２半導体層Ｊ
に対してゲート長の半分（Ｌ３＝０．２μｍ）の領域が
重なるようにパターン形成する。

【００８５】次に、図１６（ｃ）に示すように、フォト
リソグラフィー工程により第１半導体層ＳＯＩ領域を開
口し、第２半導体層Ｊ領域を保護するマスクパターンＭ
１のレジストマスクを形成し、１対のゲート電極Ｇ１，
Ｇ２で挟まれた半導体層ＳＯＩ中に第２導電型（ｎ
⁺ 型）のドレイン領域Ｄを、１対のゲート電極Ｇ１，Ｇ
２の外側の領域の半導体層ＳＯＩ中に第２導電型（ｎ⁺
型）の１対のソース領域Ｓ１，Ｓ２を形成する。

【００８６】次に、図１６（ｄ）に示すように、フォト
リソグラフィー工程により第２半導体層Ｊ領域を開口
し、第１半導体層ＳＯＩ領域を保護するマスクパターン
Ｍ２のレジストマスクを形成し、ゲート電極Ｇの側部に
おける第２半導体層Ｊ中に、ゲート電極Ｇをマスクとし
て第１導電型（ｐ型）の導電性不純物をイオン注入し、
ｐ型のボディ取り出し電極Ｂを形成する。ここで、図１
６（ｄ）中の破線の円で示した領域において、ボディ取
り出し電極Ｂが、ソース領域Ｓ１，Ｓ２と重なり領域Ｖ
を有するようにして形成する。

【００８７】以降の工程としては、例えばＣＶＤ法によ
り酸化シリコンを堆積させて層間絶縁膜を形成し、コン
タクトホールを開口し、プラグや上層配線などを形成し
て、所望の半導体装置を形成する。

【００８８】上記の半導体装置の製造方法においては、
第３実施形態と同様に、トランジスタのソース領域と重
なり領域を有するようにボディ取り出し電極を形成して
おり、第１半導体層のソース領域およびドレイン領域を
除くボディ部分が、ソース電位に固定されて、ドレイン
電流のキンクの発生を抑制し、寄生バイポーラ効果によ
るドレイン耐圧が向上したトランジスタを形成すること
ができる。上記の本実施形態においては、ソース領域、
ドレイン領域およびボディ取り出し電極をそれぞれ１回
のイオン注入で形成しているが、ゲート電極の側壁部に
サイドウォール絶縁膜を形成し、その前後にドーズ量な
どを変えて２回のイオン注入を行うことによりＬＤＤ構
造とすることも可能である。

【００８９】第５実施形態 図１７（ａ）は、本実施形態に係る半導体装置であるゲ
ートアレイの１対のトランジスタに相当する領域の平面
図であり、図１７（ｂ）は図１７（ａ）中の破線の円で
示した領域の拡大図である。第３実施形態と実質的に同
様であるが、第１半導体層ＳＯＩおよび第２半導体層Ｊ
に対して自己整合的に高融点金属シリサイド層Ｃが形成
されていることが異なる。

【００９０】上記の本実施形態に半導体装置は、トラン
ジスタのソース領域Ｓと、ボディ取り出し電極Ｂがとも
にその上層に形成された高融点金属シリサイド層Ｃに接
続しており、トランジスタのボディ部分がボディ取り出
し電極を介してソース領域に接続し、ソース電位に固定
されることになる。ｐｎ接合により接続する場合よりも
電位差を小さくしてより確実にトランジスタのボディ部
分をソース領域に接続することができる。従って、ドレ
イン電流のキンクの発生を抑制し、寄生バイポーラ効果
によるドレイン耐圧の向上を図ることができる。

【００９１】上記の図１７に示す半導体装置の製造方法
は、第３実施形態と実質的に同様であり、ソース領域と
ドレイン領域、さらにボディ取り出し電極の形成を第３
実施形態と同様にして行った後、シリコン層表面の自然
酸化膜を除去し、コバルトなどの高融点金属を堆積さ
せ、第１アニール処理によるシリサイド化、未反応コバ
ルトの除去、第２アニール処理によるシリサイド層の緻
密化を行い、第１半導体層ＳＯＩ中のソース領域および
ドレイン領域と第２半導体層Ｊ中のボディ取り出し電極
に自己整合的にコバルトシリサイドなどの高融点金属シ
リサイド層Ｃを形成する。

【００９２】上記の半導体装置の製造方法においては、
第３実施形態と同様に、トランジスタのソース領域とボ
ディ取り出し電極が高融点金属シリサイド層に接続して
形成しており、第１半導体層のソース領域およびドレイ
ン領域を除くボディ部分が、ソース電位に固定されて、
ドレイン電流のキンクの発生を抑制し、寄生バイポーラ
効果によるドレイン耐圧が向上したトランジスタを形成
することができる。

【００９３】また、上記の半導体装置においては、第１
半導体層および第２半導体層の上層に金属シリサイド層
を形成しているので、図１８（ａ）および図１８（ａ）
中の破線の円で示した領域の拡大図である図１８（ｂ）
に示すように、トランジスタのソース領域とボディ取り
出し電極は重なり領域を有していてもいなくてもよい。
この場合、合わせマージンをより小さくすることができ
る。これは、ボディ取り出し電極部分の面積を狭めるこ
とが可能であること示している。

【００９４】上記の図１８に示す半導体装置の製造方法
は、上記と同様であるが、図１９（ａ）に示すように、
フォトリソグラフィー工程により第１半導体層ＳＯＩ領
域を開口し、第２半導体層Ｊ領域を保護するマスクパタ
ーンＭ１のレジストマスクを形成し、１対のゲート電極
Ｇ１，Ｇ２で挟まれた半導体層ＳＯＩ中に第２導電型
（ｎ⁺ 型）のソース領域Ｓを、１対のゲート電極Ｇ１，
Ｇ２の外側の領域の半導体層ＳＯＩ中に第２導電型（ｎ
⁺ 型）の１対のドレイン領域Ｄ１，Ｄ２を形成した後、
図１９（ｂ）に示すように、フォトリソグラフィー工程
により第２半導体層Ｊ領域を開口し、第１半導体層ＳＯ
Ｉ領域を保護するマスクパターンＭ２のレジストマスク
を形成し、ゲート電極Ｇの側部における第２半導体層Ｊ
中に、ゲート電極Ｇをマスクとして第１導電型（ｐ型）
の導電性不純物をイオン注入し、ｐ型のボディ取り出し
電極Ｂを形成する。ここで、図１９（ｂ）中の破線の円
で示した領域において、ボディ取り出し電極Ｂが、ソー
ス領域Ｓと重なり領域を有さないように形成することが
できる。

【００９５】また、上記の半導体装置においては、図２
０（ａ）および図２０（ａ）中の破線の円で示した領域
の拡大図である図２０（ｂ）に示すように、１対のゲー
ト電極Ｇ１，Ｇ２で挟まれた半導体層ＳＯＩ中が第２導
電型（ｎ⁺ 型）のドレイン領域Ｄとなり、１対のゲート
電極Ｇ１，Ｇ２の外側の領域の半導体層ＳＯＩ中が第２
導電型（ｎ⁺ 型）の１対のソース領域Ｓ１，Ｓ２として
もよい。図２０に示す半導体装置の製造方法は、上記の
製造方法と同様にして形成することができる。

【００９６】また、上記の半導体装置においては、図２
１（ａ）および図２１（ａ）中の破線の円で示した領域
の拡大図である図２１（ｂ）に示すように、トランジス
タのソース領域とボディ取り出し電極は重なり領域を有
していてもいなくてもよく、この場合、合わせマージン
をより小さくすることができる。

【００９７】上記の図２１に示す半導体装置の製造方法
は、図２２（ａ）に示すように、フォトリソグラフィー
工程により第１半導体層ＳＯＩ領域を開口し、第２半導
体層Ｊ領域を保護するマスクパターンＭ１のレジストマ
スクを形成し、１対のゲート電極Ｇ１，Ｇ２で挟まれた
半導体層ＳＯＩ中に第２導電型（ｎ⁺ 型）のドレイン領
域Ｄを、１対のゲート電極Ｇ１，Ｇ２の外側の領域の半
導体層ＳＯＩ中に第２導電型（ｎ⁺ 型）の１対のソース
領域Ｓ１，Ｓ２を形成した後、図２２（ｂ）に示すよう
に、フォトリソグラフィー工程により第２半導体層Ｊ領
域を開口し、第１半導体層ＳＯＩ領域を保護するマスク
パターンＭ２のレジストマスクを形成し、ゲート電極Ｇ
の側部における第２半導体層Ｊ中に、ゲート電極Ｇをマ
スクとして第１導電型（ｐ型）の導電性不純物をイオン
注入し、ｐ型のボディ取り出し電極Ｂを形成する。ここ
で、図１９（ｂ）中の破線の円で示した領域において、
ボディ取り出し電極Ｂが、ソース領域Ｓと重なり領域を
有さないように形成することができる。上記の工程の後
に、上記と同様にして第１半導体層ＳＯＩ中のソース領
域およびドレイン領域と第２半導体層Ｊ中のボディ取り
出し電極に自己整合的にコバルトシリサイドなどの高融
点金属シリサイド層Ｃを形成する。

【００９８】上記の本実施形態においては、ソース領
域、ドレイン領域およびボディ取り出し電極をそれぞれ
１回のイオン注入で形成しているが、ゲート電極の側壁
部にサイドウォール絶縁膜を形成し、その前後にドーズ
量などを変えて２回のイオン注入を行うことによりＬＤ
Ｄ構造とすることも可能である。

【００９９】第６実施形態 図２３（ａ）は、本実施形態に係る半導体装置であるゲ
ートアレイの１対のトランジスタに相当する領域の平面
図である。第３実施形態と実質的に同様であるが、ボデ
ィ取り出し電極に対してコンタクトをとることが必要で
ないことから、可能な限り第２半導体層の面積を狭めた
ことが異なる。上記のレイアウトは、第２半導体層の面
積を狭めることにより拡散層容量をさらに低減すること
ができる。

【０１００】上記の本実施形態に半導体装置は、１対の
トランジスタのボディにそれぞれ接続するボディ取り出
し電極Ｂ１，Ｂ２がトランジスタのソース領域Ｓと重な
る領域を有して接続してｐｎ接合を形成しており、トラ
ンジスタのボディ部分をソース領域に接続することがで
きる。従って、ドレイン電流のキンクの発生を抑制し、
寄生バイポーラ効果によるドレイン耐圧の向上を図るこ
とができる。

【０１０１】また、図２３（ｂ）に示すように、１対の
トランジスタのボディにボディ取り出し電極Ｂ１，Ｂ
２，Ｂ３，Ｂ４をそれぞれ複数個設け、重なり領域Ｖ
１，Ｖ２，Ｖ３，Ｖ４によりそれぞれソース領域Ｓに接
続することができる。この場合、ゲート容量は図２３
（ａ）に示すレイアウトよりも大きくなるが、特にチャ
ネル幅の大きなトランジスタでも、より確実にトランジ
スタのボディ部分をソース領域に接続することができ
る。

【０１０２】また、図２４（ａ）および図２４（ｂ）に
示すように、図２３（ａ）および図２３（ｂ）に対し
て、１対のゲート電極Ｇ１，Ｇ２で挟まれた半導体層Ｓ
ＯＩ中が第２導電型（ｎ⁺ 型）のドレイン領域Ｄとな
り、１対のゲート電極Ｇ１，Ｇ２の外側の領域の半導体
層ＳＯＩ中が第２導電型（ｎ⁺ 型）の１対のソース領域
Ｓ１，Ｓ２としてもよい。

【０１０３】本発明の半導体装置としては、ＳＯＩ型半
導体層にＭＯＳＦＥＴを有する半導体装置であれば何に
でも適用でき、ＭＯＳＦＥＴの他に種々の半導体素子を
有することが可能である。

【０１０４】本発明は、上記の実施の形態に限定されな
い。例えば、トランジスタのレイアウトや、ボディ取り
出し電極の形状は、設計する半導体装置あるいはそのデ
ザインルールに合わせて適宜変更することができる。本
発明のＳＯＩ構造トランジスタは、部分空乏型のトラン
ジスタに好ましく適用することができるが、完全空乏型
であってもよい。ＳＯＩ構造積層基板は、ＳＩＭＯＸ法
や張り合わせ法など、種々の方法により形成することが
できる。素子分離絶縁膜はとトレンチ法の他、ＬＯＣＯ
Ｓ法により形成することもできる。また、ゲート電極
は、例えばタングステンシリサイドなどの単層構成とす
ることもできる。ソース・ドレイン領域に形成される金
属シリサイド層をゲート電極の上層にも形成してもよ
い。また、層間絶縁膜は、単層構成でも多層構成でもよ
い。その他、本発明の要旨を逸脱しない範囲で種々の変
更を行うことができる。

【０１０５】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、ＳＯＩ構造の半導体層に形成されたＭＯＳ
ＦＥＴを有する半導体装置において、バルクシリコン基
板に形成されたトランジスタのレイアウトから変更が小
さく、さらにレイアウト面積の増大を抑制して、トラン
ジスタのボディ部分をソース領域などの電位に固定する
ことによりドレイン電流のキンクの発生を抑制し、寄生
バイポーラ効果によるドレイン耐圧の向上を図ることが
できる。

【０１０６】また、本発明の半導体装置の製造方法によ
れば、本発明の半導体装置を製造することが可能であ
り、バルクシリコン基板に形成されたトランジスタのレ
イアウトから変更が小さく、さらにレイアウト面積の増
大を抑制して、トランジスタのボディ部分をソース領域
などの電位に固定することによりドレイン電流のキンク
の発生を抑制し、寄生バイポーラ効果によるドレイン耐
圧の向上を図ることができる半導体装置を製造すること
ができる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１実施形態に係る半導
体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ
−Ｘ’における断面図、図１（ｃ）は図１（ａ）中のＹ
−Ｙ’における断面図である。

【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程のＳＯＩ構造積層基板を形成する工程まで
を示す（ａ）は平面図、（ｂ）は（ａ）中のＸ−Ｘ’に
おける断面図、（ｃ）は（ａ）中のＹ−Ｙ’における断
面図である。

【図３】図３は図２の続きの工程のゲート電極の形成工
程までを示す（ａ）は平面図、（ｂ）は（ａ）中のＸ−
Ｘ’における断面図、（ｃ）は（ａ）中のＹ−Ｙ’にお
ける断面図である。

【図４】図４は図３の続きの工程の第１半導体層におけ
る低濃度不純物領域の形成工程までを示す（ａ）は平面
図、（ｂ）は（ａ）中のＸ−Ｘ’における断面図、
（ｃ）は（ａ）中のＹ−Ｙ’における断面図である。

【図５】図５は図４の続きの工程の第２半導体層におけ
る低濃度不純物領域の形成工程までを示す（ａ）は平面
図、（ｂ）は（ａ）中のＸ−Ｘ’における断面図、
（ｃ）は（ａ）中のＹ−Ｙ’における断面図である。

【図６】図６は図５の続きの工程のサイドウォール絶縁
膜の形成工程までを示す（ａ）は平面図、（ｂ）は
（ａ）中のＸ−Ｘ’における断面図、（ｃ）は（ａ）中
のＹ−Ｙ’における断面図である。

【図７】図７は図６の続きの工程の第１半導体層におけ
る高濃度不純物領域の形成工程までを示す（ａ）は平面
図、（ｂ）は（ａ）中のＸ−Ｘ’における断面図、
（ｃ）は（ａ）中のＹ−Ｙ’における断面図である。

【図８】図８は図７の続きの工程の第２半導体層におけ
る高濃度不純物領域の形成工程までを示す（ａ）は平面
図、（ｂ）は（ａ）中のＸ−Ｘ’における断面図、
（ｃ）は（ａ）中のＹ−Ｙ’における断面図である。

【図９】図９（ａ）は本発明の第２実施形態に係る半導
体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ
−Ｘ’における断面図、図１（ｃ）は図１（ａ）中のＹ
−Ｙ’における断面図である。

【図１０】図１０は第２実施形態に係る半導体装置の製
造方法の製造工程の高融点金属シリサイド層を形成する
工程までを示す（ａ）は平面図、（ｂ）は（ａ）中のＸ
−Ｘ’における断面図、（ｃ）は（ａ）中のＹ−Ｙ’に
おける断面図である。

【図１１】図１１（ａ）は本発明の第３実施形態に係る
半導体装置の平面図であり、図１１（ｂ）は図１１
（ａ）中の破線の円で示した領域の拡大図である。

【図１２】図１２は図１１に示す半導体装置の製造方法
の製造工程を示す平面図であり、（ａ）はＳＯＩ構造積
層基板を形成する工程まで、（ｂ）はゲート電極を形成
する工程までを示す。

【図１３】図１３は図１２の続きの工程を示す平面図で
あり、（ｃ）はソース領域およびドレイン領域の形成工
程まで、（ｄ）はボディ取り出し電極の形成工程までを
示す。

【図１４】図１４（ａ）は本発明の第４実施形態に係る
半導体装置の平面図であり、図１４（ｂ）は図１４
（ａ）中の破線の円で示した領域の拡大図である。

【図１５】図１５は図１４に示す半導体装置の製造方法
の製造工程を示す平面図であり、（ａ）はＳＯＩ構造積
層基板を形成する工程まで、（ｂ）はゲート電極を形成
する工程までを示す。

【図１６】図１６は図１５の続きの工程を示す平面図で
あり、（ｃ）はソース領域およびドレイン領域の形成工
程まで、（ｄ）はボディ取り出し電極の形成工程までを
示す。

【図１７】図１７（ａ）は本発明の第５実施形態に係る
半導体装置の平面図であり、図１７（ｂ）は図１７
（ａ）中の破線の円で示した領域の拡大図である。

【図１８】図１８（ａ）は本発明の第５実施形態に係る
半導体装置の平面図であり、図１８（ｂ）は図１８
（ａ）中の破線の円で示した領域の拡大図である。

【図１９】図１９は図１８に示す半導体装置の製造方法
の製造工程を示す平面図であり、（ａ）はソース領域お
よびドレイン領域の形成工程まで、（ｂ）はボディ取り
出し電極の形成工程までを示す。

【図２０】図２０（ａ）は本発明の第５実施形態に係る
半導体装置の平面図であり、図２０（ｂ）は図２０
（ａ）中の破線の円で示した領域の拡大図である。

【図２１】図２１（ａ）は本発明の第５実施形態に係る
半導体装置の平面図であり、図２１（ｂ）は図２１
（ａ）中の破線の円で示した領域の拡大図である。

【図２２】図２２は図２１に示す半導体装置の製造方法
の製造工程を示す平面図であり、（ａ）はソース領域お
よびドレイン領域の形成工程まで、（ｂ）はボディ取り
出し電極の形成工程までを示す。

【図２３】図２３（ａ）および（ｂ）は本発明の第６実
施形態に係る半導体装置の平面図である。

【図２４】図２４（ａ）および（ｂ）は本発明の第６実
施形態に係る半導体装置の平面図である。

【図２５】図２５は第１従来例に係る半導体装置の平面
図である。

【図２６】図２６は第２従来例に係る半導体装置の平面
図である。

【図２７】図２７は第３従来例に係る半導体装置の平面
図である。

【符号の説明】

１…支持基板、１０（ＳＯＩ）…第１半導体層、１０’
（Ｊ）…第２半導体層、１１…第１導電型低濃度不純物
領域、１２…第２導電型低濃度不純物領域、１３…第１
導電型高濃度不純物領域、１４…第２導電型高濃度不純
物領域、１５…高融点金属シリサイド層、２０（Ｉ）…
層間絶縁膜（素子分離絶縁膜）、２１…ゲート絶縁膜、
２２…オフセット絶縁膜、２３…サイドウォール絶縁
膜、２４…層間絶縁膜、３０（Ｇ，Ｇ１，Ｇ２）…ゲー
ト電極、３０ａ…ポリシリコン層、３０ｂ…金属シリサ
イド層、３１，３３…プラグ、３２，３４…上層配線、
Ｒ１〜Ｒ４…レジスト膜、Ｄ１〜Ｄ４…導電性不純物、
Ｓ，Ｓ１，Ｓ２…ソース領域、Ｄ，Ｄ１，Ｄ２…ドレイ
ン領域、Ｂ，Ｂ１，Ｂ２，Ｂ３，Ｂ４…ボディ取り出し
電極、Ｖ，Ｖ１，Ｖ２，Ｖ３，Ｖ４…重なり領域、ＧＣ
…ゲートコンタクト、ＳＣ…ソースコンタクト、ＤＣ…
ドレインコンタクト、ＢＣ…ボディコンタクト。

フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB01 BB18 BB24 BB28 BB40 CC01 DD02 DD04 DD08 DD16 DD37 DD43 DD65 DD79 DD84 EE09 FF14 GG10 GG14 5F048 AA03 AA05 AB02 AC04 BA09 BB05 BB08 BC06 BC16 BG12 BG14 DA25 5F110 AA13 AA15 AA18 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE31 EE36 EE45 FF02 FF23 GG23 GG28 GG29 HJ01 HJ04 HJ13 HJ23 HL04 HL05 HL27 HM15 NN02 NN23 NN35 NN62 NN65 NN66 QQ09 QQ11

Claims (20)

【特許請求の範囲】
1. 【請求項１】電界効果トランジスタを有する半導体装置
   であって、 支持基板と、 前記支持基板上に形成された絶縁膜と、 前記絶縁膜上に形成され、前記トランジスタのチャネル
   形成領域を有する第１導電型の第１半導体層と、 前記チャネル形成領域の上層に形成されたゲート絶縁膜
   と、 前記ゲート絶縁膜の上層に形成されたゲート電極と、 前記ゲート電極の両側部における前記第１半導体層中に
   前記チャネル形成領域に接続して形成された第２導電型
   のソース領域およびドレイン領域と、 少なくとも前記第１半導体層の前記ソース領域およびド
   レイン領域を除くボディ部分から張り出して形成されて
   いる第１導電型の第２半導体層と、 前記第２半導体層中に形成され、前記第１半導体層より
   も第１導電型の不純物を高濃度に含有し、前記ソース領
   域またはドレイン領域に接続して形成されているボディ
   取り出し電極とを有する半導体装置。
2. 【請求項２】前記ゲート電極が、前記第１半導体層領域
   においては前記チャネル形成領域に、前記第２半導体層
   領域とは一部領域が重なるように、さらに前記第１半導
   体層と前記第２半導体層の境界の一方の端部上を通過す
   るようにして、前記ゲート絶縁膜の上層に形成されてお
   り、 前記ゲート電極の側部における前記第２半導体層中に前
   記ボディ取り出し電極が形成されている請求項１記載の
   半導体装置。
3. 【請求項３】前記第１半導体層と前記第２半導体層の境
   界近傍において、前記ボディ取り出し電極と、前記ソー
   ス領域またはドレイン領域が、重なり部分を有して接続
   している請求項１記載の半導体装置。
4. 【請求項４】前記ボディ取り出し電極と前記ソース領域
   またはドレイン領域が、共通の導電層に接続している請
   求項１記載の半導体装置。
5. 【請求項５】前記導電層が、前記第１および第２半導体
   層の上層に形成された金属シリサイド層である請求項４
   記載の半導体装置。
6. 【請求項６】前記ソース領域およびドレイン領域が、そ
   れぞれ第１不純物領域と、当該第１不純物領域のチャネ
   ル形成方向の外側に形成され、前記第１不純物領域より
   も高濃度の導電性不純物を含有する第２不純物領域を有
   する請求項１記載の半導体装置。
7. 【請求項７】前記第１半導体層および第２半導体層がシ
   リコン活性層である請求項１記載の半導体装置。
8. 【請求項８】前記電界効果トランジスタとして、ｎチャ
   ネル型トランジスタとｐチャネル型トランジスタが形成
   されている請求項１記載の半導体装置。
9. 【請求項９】前記第１半導体層が複数のチャネル形成領
   域を有し、前記複数個のチャネル形成領域の上層にそれ
   ぞれゲート絶縁膜を介して複数個のゲート電極が形成さ
   れており、複数個のトランジスタが形成されている請求
   項１記載の半導体装置。
10. 【請求項１０】前記複数個のトランジスタが、少なくと
    もソース領域またはドレイン領域を共有している請求項
    ９記載の半導体装置。
11. 【請求項１１】前記ボディ取り出し電極と接続している
    前記ソース領域またはドレイン領域を電源電圧あるいは
    接地電位に固定することにより、前記第１半導体層の前
    記ソース領域およびドレイン領域を除くボディ部分を前
    記電源電圧あるいは接地電位に固定する請求項１記載の
    半導体装置。
12. 【請求項１２】トランジスタを有する半導体装置の製造
    方法であって、 支持基板の絶縁膜上に、前記トランジスタのチャネル形
    成領域を有する第１導電型の第１半導体層と、当該第１
    半導体層から張り出して形成されている第１導電型の第
    ２半導体層とを有する積層基板を形成する工程と、 前記第１半導体層および前記第２半導体層の上層にゲー
    ト絶縁膜を形成する工程と、 前記第１半導体層領域においては前記チャネル形成領域
    に、前記第２半導体層領域とは一部領域が重なるよう
    に、さらに前記第１半導体層と前記第２半導体層の境界
    の一方の端部上を通過するようにして、前記ゲート絶縁
    膜の上層にゲート電極を形成する工程と、 前記第１半導体層領域において、前記ゲート電極の両側
    部における前記第１半導体層中に、前記チャネル形成領
    域に接続するように第２導電型のソース領域およびドレ
    イン領域を形成する工程と、 前記第２半導体層領域において、前記ゲート電極の側部
    における前記第２半導体層中に、前記第１半導体層より
    も第１導電型の不純物を高濃度に含有するボディ取り出
    し電極を形成する工程とを有し、 前記ボディ取り出し電極を形成する工程以降の工程にお
    いて、前記ボディ取り出し電極と前記ソース領域または
    ドレイン領域を接続して形成する半導体装置の製造方
    法。
13. 【請求項１３】前記ボディ取り出し電極を形成する工程
    においては、前記第１半導体層と前記第２半導体層の境
    界近傍において、前記ソース領域またはドレイン領域と
    重なり部分を有するように形成する請求項１２記載の半
    導体装置の製造方法。
14. 【請求項１４】前記ボディ取り出し電極を形成する工程
    の後に、前記ボディ取り出し電極と前記ソース領域また
    はドレイン領域の上層に金属シリサイド層を形成する工
    程をさらに有する請求項１２記載の半導体装置の製造方
    法。
15. 【請求項１５】前記ソース領域およびドレイン領域を形
    成する工程が、前記ゲート電極をマスクとして第１不純
    物領域を形成する工程と、前記ゲート電極の側部にサイ
    ドウォールマスク層を形成する工程と、前記サイドウォ
    ールマスク層をマスクとして前記第１不純物領域よりも
    高濃度に導電性不純物を含有する第２不純物領域を形成
    する工程とを含む請求項１２記載の半導体装置の製造方
    法。
16. 【請求項１６】前記支持基板の絶縁膜上に前記第１半導
    体層と第２半導体層とを有する積層基板を形成する工程
    においては、それぞれシリコン活性層からなる前記第１
    半導体層と第２半導体層とを形成する請求項１２記載の
    半導体装置の製造方法。
17. 【請求項１７】前記絶縁膜の上層に、前記第１半導体層
    および第２半導体層を有する半導体層を複数個形成し、
    ｎチャネル型トランジスタとｐチャネル型トランジスタ
    を形成する請求項１２記載の半導体装置の製造方法。
18. 【請求項１８】前記ｎチャネル型トランジスタのソース
    領域およびドレイン領域を形成する工程において、同時
    に前記ｐチャネル型トランジスタのボディ取り出し電極
    を形成し、 前記ｐチャネル型トランジスタのソース領域およびドレ
    イン領域を形成する工程において、同時に前記ｎチャネ
    ル型トランジスタのボディ取り出し電極を形成する請求
    項１７記載の半導体装置の製造方法。
19. 【請求項１９】前記絶縁膜の上層に、複数個のチャネル
    形成領域を有するように前記第１半導体層を形成し、 前記ゲート電極を形成する工程においては、前記複数個
    のチャネル形成領域の上層にそれぞれゲート絶縁膜を介
    して複数個のゲート電極を形成し、 前記複数個のチャネル形成領域に対応する複数個のトラ
    ンジスタを形成する請求項１２記載の半導体装置の製造
    方法。
20. 【請求項２０】前記複数個のトランジスタが少なくとも
    ソース領域またはドレイン領域を共有するように、前記
    複数個のトランジスタを配置して形成する請求項１９記
    載の半導体装置の製造方法。