JPH05865B2 - - Google Patents
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- JPH05865B2 JPH05865B2 JP57184324A JP18432482A JPH05865B2 JP H05865 B2 JPH05865 B2 JP H05865B2 JP 57184324 A JP57184324 A JP 57184324A JP 18432482 A JP18432482 A JP 18432482A JP H05865 B2 JPH05865 B2 JP H05865B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特に微細な構造を要求される
CMOS(相補型MOS)集積回路等の半導体装置お
よびその製造方法に関する。
CMOS(相補型MOS)集積回路等の半導体装置お
よびその製造方法に関する。
CMOS型半導体装置の最も基本的な構成であ
るCMOSインバータの構造を第1図の断面図に
示す。第1図において、N型(100)シリコン基
板11にP型ウエル12を形成し、上記シリコン
基板11のPウエル12外にPチヤネルトランジ
スタTPを、P型ウエル12内にNチヤネルトラ
ンジスタTNを形成する。
るCMOSインバータの構造を第1図の断面図に
示す。第1図において、N型(100)シリコン基
板11にP型ウエル12を形成し、上記シリコン
基板11のPウエル12外にPチヤネルトランジ
スタTPを、P型ウエル12内にNチヤネルトラ
ンジスタTNを形成する。
このPチヤネルおよびNチヤネルトランジスタ
TP,TNの製造手順の概略は次のようなもので、
まずP型ウエル12の形成されたシリコン基板1
1上に厚い素子分離用の絶縁膜13および薄い酸
化膜のゲート絶縁膜14P,14Nを形成し、ポリ
シリコン等によるゲート電極15P,15Nを形成
する。その後、P型ウエル12上にフオトレジス
トを選択的に塗布し、Pチヤネルトランジスタ
TP側のゲート電極15Pと上記フオトレジストを
マスクとしてボロンをイオン注入し、トランジス
タTPのソース・ドレイン16Pを形成する。同
様に、このトランジスタTP側にフオトレジスト
を塗布し、このフオトレジストとトランジスタ
TNのゲート電極15Nをマスクとしてヒ素または
リンをイオン注入して、ソース・ドレイン16N
を形成する。その後、更に絶縁膜13′を被着し、
コンタクトホールを開口して、配線層17を被着
する。
TP,TNの製造手順の概略は次のようなもので、
まずP型ウエル12の形成されたシリコン基板1
1上に厚い素子分離用の絶縁膜13および薄い酸
化膜のゲート絶縁膜14P,14Nを形成し、ポリ
シリコン等によるゲート電極15P,15Nを形成
する。その後、P型ウエル12上にフオトレジス
トを選択的に塗布し、Pチヤネルトランジスタ
TP側のゲート電極15Pと上記フオトレジストを
マスクとしてボロンをイオン注入し、トランジス
タTPのソース・ドレイン16Pを形成する。同
様に、このトランジスタTP側にフオトレジスト
を塗布し、このフオトレジストとトランジスタ
TNのゲート電極15Nをマスクとしてヒ素または
リンをイオン注入して、ソース・ドレイン16N
を形成する。その後、更に絶縁膜13′を被着し、
コンタクトホールを開口して、配線層17を被着
する。
なおCMOSインバータのソース・ドレイン1
6N,16Pは〜1019〜1020cm-3の略均一な不純物
濃度を有している。
6N,16Pは〜1019〜1020cm-3の略均一な不純物
濃度を有している。
上記のような装置において、集積度を上げるた
めにゲート長を短くすると、前記ソース・ドレイ
ン16N,16Pの電界が強くなり、いわゆるイン
パクトアイオナイゼイシヨン(衝突電離)を生
じ、Nチヤネルトランジスタではホツトエクトロ
ン、Pチヤネルトランジスタではホツトホールが
それぞれのゲート絶縁膜14N,14Pに注入さ
れ、それぞれのトランジスタの闘値変動を引き起
こす。特にこのインパクトアイオナイゼイシヨン
化の効率は、NチヤネルトランジスタTNで著し
く大きいため、NチヤネルトランジスタTNのゲ
ート長の短縮化は困難でしばしば問題となる。
めにゲート長を短くすると、前記ソース・ドレイ
ン16N,16Pの電界が強くなり、いわゆるイン
パクトアイオナイゼイシヨン(衝突電離)を生
じ、Nチヤネルトランジスタではホツトエクトロ
ン、Pチヤネルトランジスタではホツトホールが
それぞれのゲート絶縁膜14N,14Pに注入さ
れ、それぞれのトランジスタの闘値変動を引き起
こす。特にこのインパクトアイオナイゼイシヨン
化の効率は、NチヤネルトランジスタTNで著し
く大きいため、NチヤネルトランジスタTNのゲ
ート長の短縮化は困難でしばしば問題となる。
またPチヤネルトランジスタTPのソース・ド
レイン16Pに注入されたボロンは拡散係数が大
きいため、前記ソース・ドレイン16P形成後の
熱処理工程において、図における深さ方向ばかり
でなく横方向にも拡散し、ゲート酸化膜14P下
にソース・ドレイン16Pが大きく伸びる。特に、
ゲート酸化膜14P下に伸びる横方向拡散は0.7〜
0.8μmもある場合があり、ゲート電極15Pとソ
ース・ドレイン16Pとの寄生容量の増大を招い
て特性を悪化させる。
レイン16Pに注入されたボロンは拡散係数が大
きいため、前記ソース・ドレイン16P形成後の
熱処理工程において、図における深さ方向ばかり
でなく横方向にも拡散し、ゲート酸化膜14P下
にソース・ドレイン16Pが大きく伸びる。特に、
ゲート酸化膜14P下に伸びる横方向拡散は0.7〜
0.8μmもある場合があり、ゲート電極15Pとソ
ース・ドレイン16Pとの寄生容量の増大を招い
て特性を悪化させる。
この発明は上記のような点に鑑みなされたもの
で、Nチヤネルトランジスタにおけるホツトエレ
クトロンによる闘値の変動と、Pチヤネルトラン
ジスタにおけるゲート絶縁膜を挟みゲート電極下
に伸びるソース・ドレインの横方向拡散による特
性の劣化とを防止できる半導体装置およびその製
造方法を提供しようとするものである。
で、Nチヤネルトランジスタにおけるホツトエレ
クトロンによる闘値の変動と、Pチヤネルトラン
ジスタにおけるゲート絶縁膜を挟みゲート電極下
に伸びるソース・ドレインの横方向拡散による特
性の劣化とを防止できる半導体装置およびその製
造方法を提供しようとするものである。
すなわちこお発明に係る半導体装置およびその
製造方法では、半導体基板におけるPチヤネルト
ランジスタおよびNチヤネルトランジスタの形成
予定部にゲート絶縁膜を挟んでゲート電極を形成
した後、まずNチヤネルトランジスタのゲート電
極をマスクとして低濃度の第1のN型不純物をイ
オン注入し、第1のソース・ドレイン領域を形成
する。その後、PチヤネルおよびNチヤネルトラ
ンジスタのゲート電極の外周側面に側壁酸化膜を
形成し、この側壁酸化膜とゲート電極とをマスク
の一部とした高濃度の第2のN型不純物のイオン
注入により第2のソース・ドレイン領域を形成す
る。そして、この後、Pチヤネルトランジスタ側
のゲート電極およびその側壁酸化膜をマスクとし
てP型不純物をPチヤネルトランジスタ形成予定
部にイオン注入しPチヤネルトランジスタのソー
ス・ドレインを形成する。次に、適宜注入不純物
の活性化および拡散を行い、配線層の形成等を行
つて製造する。
製造方法では、半導体基板におけるPチヤネルト
ランジスタおよびNチヤネルトランジスタの形成
予定部にゲート絶縁膜を挟んでゲート電極を形成
した後、まずNチヤネルトランジスタのゲート電
極をマスクとして低濃度の第1のN型不純物をイ
オン注入し、第1のソース・ドレイン領域を形成
する。その後、PチヤネルおよびNチヤネルトラ
ンジスタのゲート電極の外周側面に側壁酸化膜を
形成し、この側壁酸化膜とゲート電極とをマスク
の一部とした高濃度の第2のN型不純物のイオン
注入により第2のソース・ドレイン領域を形成す
る。そして、この後、Pチヤネルトランジスタ側
のゲート電極およびその側壁酸化膜をマスクとし
てP型不純物をPチヤネルトランジスタ形成予定
部にイオン注入しPチヤネルトランジスタのソー
ス・ドレインを形成する。次に、適宜注入不純物
の活性化および拡散を行い、配線層の形成等を行
つて製造する。
以下図面を参照してこの発明の一実施例につき
説明する。第2図aにおて、N型(100)シリコ
ン基板11にP型ウエル12を形成し、この基板
11上に素子分離絶縁膜13を選択形成する。そ
して、このウエハ上にゲート絶縁膜と例えばポリ
シリコン等の電極材とを積層被着し、同時に写真
蝕刻てゲート絶縁膜14P,14Nとこのゲート絶
縁膜14P,14N上のゲート電極15P,15Nと
を形成する。
説明する。第2図aにおて、N型(100)シリコ
ン基板11にP型ウエル12を形成し、この基板
11上に素子分離絶縁膜13を選択形成する。そ
して、このウエハ上にゲート絶縁膜と例えばポリ
シリコン等の電極材とを積層被着し、同時に写真
蝕刻てゲート絶縁膜14P,14Nとこのゲート絶
縁膜14P,14N上のゲート電極15P,15Nと
を形成する。
この後、Pチヤネルトランジスタ側に図示しな
いレジストを塗布し、ゲート電極15Nをマスク
としてNチヤネルトランジスタ側にリンを選択イ
オン注入し、第2図bに示すように1017〜1019cm
−3の低濃度ソース・ドレイン20を第1のソー
ス・ドレイン領域として形成する。続いて上記レ
ジストを除去した後ウエハ上面に2000〜5000Åの
膜厚のシリコン酸化膜21をCVD(Chemical
Vapour Deposition)法によつて堆積させる。こ
こで、このCVD法によるシリコン酸化膜21は、
被着すべき面の方向に拘ず略一定の膜厚で被着す
るため、段差部においてはウエーハ面の垂直方向
の膜厚が厚いものとなる。
いレジストを塗布し、ゲート電極15Nをマスク
としてNチヤネルトランジスタ側にリンを選択イ
オン注入し、第2図bに示すように1017〜1019cm
−3の低濃度ソース・ドレイン20を第1のソー
ス・ドレイン領域として形成する。続いて上記レ
ジストを除去した後ウエハ上面に2000〜5000Åの
膜厚のシリコン酸化膜21をCVD(Chemical
Vapour Deposition)法によつて堆積させる。こ
こで、このCVD法によるシリコン酸化膜21は、
被着すべき面の方向に拘ず略一定の膜厚で被着す
るため、段差部においてはウエーハ面の垂直方向
の膜厚が厚いものとなる。
次に、このCVD法によるシリコン酸化膜21
をRIE(Reactive Ion Etehing)法等の異方性エ
ツチングによりエツチングを行う。このとき、上
述したようにゲート電極15P,15Nの端面の段
差部に被着するシリコン酸化膜21は厚いため、
第2図cの21′で示すようにゲート電極15P,
15Nの側壁に酸化膜が残る。尚、図では素子分
離膜13側に残つた側壁酸化膜は特に示していな
い。
をRIE(Reactive Ion Etehing)法等の異方性エ
ツチングによりエツチングを行う。このとき、上
述したようにゲート電極15P,15Nの端面の段
差部に被着するシリコン酸化膜21は厚いため、
第2図cの21′で示すようにゲート電極15P,
15Nの側壁に酸化膜が残る。尚、図では素子分
離膜13側に残つた側壁酸化膜は特に示していな
い。
続いて、ウエハ上にレジスト膜22を被着し、
Nチヤネルトランジスタ側が露出するようにウエ
ハ上にレジスト膜22を選択的にエツチングし、
このレジスト膜22と上記ゲート電極15Nをマ
スクとしてヒ素を3×1015cm-2の濃度でイオン注
入し、第2のソース・ドレイン領域として高濃度
ソース・ドレイン23Nを形成する。
Nチヤネルトランジスタ側が露出するようにウエ
ハ上にレジスト膜22を選択的にエツチングし、
このレジスト膜22と上記ゲート電極15Nをマ
スクとしてヒ素を3×1015cm-2の濃度でイオン注
入し、第2のソース・ドレイン領域として高濃度
ソース・ドレイン23Nを形成する。
次いで、このレジスト膜22を除去した後、P
型ウエル12をフオトレジストで覆いボロンを3
×1015cm-3の濃度でイオンを注入する。ここで、
このイオン注入は、Nチヤネルトランジスタの場
合と同様に段差部に側壁酸化膜21′が残つてい
るため、この側壁酸化膜21′をマスクとして行
なわれる。そして、第2図dに示すようにPチヤ
ネルトランジスタのソース・ドレイン23Pを形
成する。
型ウエル12をフオトレジストで覆いボロンを3
×1015cm-3の濃度でイオンを注入する。ここで、
このイオン注入は、Nチヤネルトランジスタの場
合と同様に段差部に側壁酸化膜21′が残つてい
るため、この側壁酸化膜21′をマスクとして行
なわれる。そして、第2図dに示すようにPチヤ
ネルトランジスタのソース・ドレイン23Pを形
成する。
この後、700〜1000℃の熱処理によつて、注入
不純物の活性化と拡散を行ない、コンタクトホー
ルの開口、配線層17の形成等を行う。
不純物の活性化と拡散を行ない、コンタクトホー
ルの開口、配線層17の形成等を行う。
このようにして形成したCMOSインバータの
Nチヤネルトランジスタでは、高濃度ソース・ド
レイン23Nとゲート絶縁膜14Nとの間に低濃度
ソース・ドレイン20が形成される。この低濃度
ソース・ドレイン20の存在によりドレインに電
圧を印加したときにドレイン近傍に発生する電界
を分散させることができ、インパクトアイオナイ
ゼイシヨンを抑制できる。
Nチヤネルトランジスタでは、高濃度ソース・ド
レイン23Nとゲート絶縁膜14Nとの間に低濃度
ソース・ドレイン20が形成される。この低濃度
ソース・ドレイン20の存在によりドレインに電
圧を印加したときにドレイン近傍に発生する電界
を分散させることができ、インパクトアイオナイ
ゼイシヨンを抑制できる。
また、Pチヤネルトランジスタにおいては、拡
散係数の大きなボロンの横方向拡散を予め見込ん
でゲート電極15Pの側面に側壁酸化膜21′を形
成しておき、この酸化膜をマスクとしてボロンを
イオン注入するため、ゲート酸化膜14Pを挟ん
でゲート電極15P下に伸びるソース・ドレイン
領域を容易に0.2μm以下にでき、寄生容量を低減
させることができる。
散係数の大きなボロンの横方向拡散を予め見込ん
でゲート電極15Pの側面に側壁酸化膜21′を形
成しておき、この酸化膜をマスクとしてボロンを
イオン注入するため、ゲート酸化膜14Pを挟ん
でゲート電極15P下に伸びるソース・ドレイン
領域を容易に0.2μm以下にでき、寄生容量を低減
させることができる。
以上のようにこの発明によれば、CMOS集積
回路におけるNチヤネルトランジスタのホツトエ
レクトロンによる闘値の変動と、Pチヤネルトラ
ンジスタのゲート電極下に伸びるソース・ドレイ
ンの横方向拡散による特性の劣化とが抑制された
半導体装置およびその製造方法を提供できる。
回路におけるNチヤネルトランジスタのホツトエ
レクトロンによる闘値の変動と、Pチヤネルトラ
ンジスタのゲート電極下に伸びるソース・ドレイ
ンの横方向拡散による特性の劣化とが抑制された
半導体装置およびその製造方法を提供できる。
第1図は従来の相補型半導体装置を説明する断
面図、第2図はこの発明の一実施例に係る半導体
装置を製造方法と共に説明する断面図である。 11……N型(100)シリコン基板、12……
P型ウエル、14N,14P……ゲート酸化膜、1
5N,15P……ゲート電極、17……配線層、2
0……低濃度ソース・ドレイン(第1のソース・
ドレイン領域)、21……シリコン酸化膜、2
1′……側壁酸化膜、23N……高濃度ソース・ド
レイン(第2のソース・ドレイン領域)、23P…
…ソース・ドレイン。
面図、第2図はこの発明の一実施例に係る半導体
装置を製造方法と共に説明する断面図である。 11……N型(100)シリコン基板、12……
P型ウエル、14N,14P……ゲート酸化膜、1
5N,15P……ゲート電極、17……配線層、2
0……低濃度ソース・ドレイン(第1のソース・
ドレイン領域)、21……シリコン酸化膜、2
1′……側壁酸化膜、23N……高濃度ソース・ド
レイン(第2のソース・ドレイン領域)、23P…
…ソース・ドレイン。
Claims (1)
- 【特許請求の範囲】 1 N型半導体部とP型半導体部とを含む半導体
基板と、 上記基板のN型半導体部上に形成されたPチヤ
ネルトランジスタのゲート絶縁膜およびゲート電
極と、 上記基板のP型半導体部上に形成されたNチヤ
ネルトランジスタのゲート絶縁膜およびゲート電
極と、 上記Nチヤネルトランジスタのゲート電極をマ
スクとして形成された第1のN型ソース・ドレイ
ン領域と、 上記NチヤネルトランジスタよびPチヤネルト
ランジスタの各ゲート電極周囲に形成された側壁
絶縁膜と、 上記Nチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクとして上記第1のソース・ドレイン領域に
重ねて形成された上記第1のソース・ドレイン領
域よりも高い不純物濃度を有する第2のN型ソー
ス・ドレイン領域と、 上記Pチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクとして形成され、上記Pチヤネルトランジ
スタのゲート電極下に伸びる横方向拡散部が
0.2μm以下のP型ソース・ドレイン領域と を具備することを特徴とする半導体装置。 2 上記P型ソース・ドレイン領域は横方向拡散
部が上記Pチヤネルトランジスタのゲート電極下
に達していないことを特徴とする特許請求の範囲
第1項に記載の半導体装置。 3 上記第1のN型ソース・ドレイン領域の不純
物濃度は約1017〜1019cm-3であることを特徴とす
る特許請求の範囲第1項または第2項いずれかに
記載の半導体装置。 4 上記第1のN型ソース・ドレイン領域はリン
を、上記第2のN型ソース・ドレイン領域はヒ素
を、上記P型ソース・ドレイン領域はボロンをそ
れぞれ主成分とする不純物を含むことを特徴とす
る特許請求の範囲第1項乃至第3項いずれかに記
載の半導体装置。 5 N型半導体部とP型半導体部とを含む半導体
基板上に下層から順に第1の絶縁膜および導電膜
を積層形成し、積層形成された各膜を順次パター
ニングし、上記N型半導体部上にPチヤネルトラ
ンジスタのゲート絶縁膜およびゲート電極、並び
に上記P型半導体領域上にNチヤネルトランジス
タのゲート絶縁膜およびゲート電極を形成する工
程と、 上記Nチヤネルトランジスタのゲート電極をマ
スクに上記P型半導体部内に第1のN型不純物を
導入し、第1のN型ソース・ドレイン領域を形成
する工程と、 上記半導体基板上に第2の絶縁膜を堆積する工
程と、 上記NチヤネルトランジスタおよびPチヤネル
トランジスタの各ゲート電極周囲に上記第2の絶
縁膜が残るように上記第2の絶縁膜をエツチング
し、上記各ゲート電極周囲に側壁絶縁膜を形成す
る工程と、 上記Nチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクに上記P型半導体部内に第2のN型不純物
を導入し、上記第1のN型ソース・ドレイン領域
に重ねて上記第1のN型ソース・ドレイン領域よ
りも高い不純物濃度を有する第2のN型ソース・
ドレイン領域を形成する工程と、 上記Pチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクに上記N型半導体部内にP型不純物を導入
し、P型ソース・ドレイン領域を形成する工程
と、 上記各半導体部内に導入された上記第1、第2
のN型不純物、およびP型不純物を活性化させる
工程と を具備することを特徴とする半導体装置の製造方
法。 6 上記第1のN型ソース・ドレイン領域は、第
1のN型不純物としてリンを主成分とする不純物
を用いてこの不純物を上記P型半導体部内にイオ
ン注入し、不純物濃度が1017〜1019cm-3となるよ
うに形成され、 上記第2のN型ソース・ドレイン領域は、第2
のN型不純物としてヒ素を主成分とする不純物を
用いてこの不純物を上記P型半導体基板内にイオ
ン注入し、不純物濃度が1019〜1021cm-3となるよ
うに形成され、 上記P型ソース・ドレイン領域は、P型不純物
としてボロンを主成分とする不純物を用いてこの
不純物を上記N型半導体部内にイオン注入して形
成されることを特徴とする特許請求の範囲第5項
に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5972759A JPS5972759A (ja) | 1984-04-24 |
JPH05865B2 true JPH05865B2 (ja) | 1993-01-06 |
Family
ID=16151331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57184324A Granted JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5972759A (ja) |
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JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
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JP2608470B2 (ja) * | 1989-05-01 | 1997-05-07 | 猛英 白土 | 半導体装置及びその製造方法 |
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JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-10-20 JP JP57184324A patent/JPS5972759A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
JPS5972759A (ja) | 1984-04-24 |
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