JP2513634B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2513634B2 JP2513634B2 JP61181294A JP18129486A JP2513634B2 JP 2513634 B2 JP2513634 B2 JP 2513634B2 JP 61181294 A JP61181294 A JP 61181294A JP 18129486 A JP18129486 A JP 18129486A JP 2513634 B2 JP2513634 B2 JP 2513634B2
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- Japan
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- insulating film
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- region
- film
- drain
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Description
【発明の詳細な説明】 ［概要］ 一導電型半導体基板上にゲート電極を形成した後、ソ
ースおよびドレインとなるべき領域に、最初に異種導電
型不純物を注入し、次に、ゲート電極側面に第１の絶縁
膜を形成して、一導電型不純物を注入し、次に、第１の
絶縁膜側面に更に第２の絶縁膜を被着して、異種導電型
不純物を高濃度に注入する。そうすれば、ショートチャ
ネル効果の軽減に役立つ。
ースおよびドレインとなるべき領域に、最初に異種導電
型不純物を注入し、次に、ゲート電極側面に第１の絶縁
膜を形成して、一導電型不純物を注入し、次に、第１の
絶縁膜側面に更に第２の絶縁膜を被着して、異種導電型
不純物を高濃度に注入する。そうすれば、ショートチャ
ネル効果の軽減に役立つ。
［産業上の利用分野］ 本発明は、半導体装置の製造方法のうち、電界効果型
半導体装置（MISFET）の製造方法に関する。
半導体装置（MISFET）の製造方法に関する。
MISFETではMOSトランジスタが特に著名であるが、そ
のようなMOSトランジスタからなる半導体集積回路（MOS
IC）は、バイポーラトランジスタと比べて高度に集積化
ができめため、RAMやROMなどのメモリ回路やその他の電
子回路に広範囲に使用されている。
のようなMOSトランジスタからなる半導体集積回路（MOS
IC）は、バイポーラトランジスタと比べて高度に集積化
ができめため、RAMやROMなどのメモリ回路やその他の電
子回路に広範囲に使用されている。
しかし、ICが高集積化，微細化されてきた現在では、
IC特性に悪影響を与えるショートチャネル効果が現れ
て、その抑制が大きな課題になつている。
IC特性に悪影響を与えるショートチャネル効果が現れ
て、その抑制が大きな課題になつている。
［従来の技術と発明が解決しようとする問題点］ 第３図はMOS半導体素子（MOSトランジスタ）の断面概
要図を示しており、１はｐ型シリコン基板,2はゲート絶
縁膜,3はゲート電極,4はフィールド絶縁膜,5はn+型のソ
ース領域またはドレイン領域である。このようなMOS半
導体素子において、半導体技術の進歩と共に素子そのも
のも微細化され、チャネル領域Ｃのチャネル長Ｌが１〜
２μｍと極めて短くなつてきたために、ショートチャネ
ル（Short Channel）効果が生じてきた。
要図を示しており、１はｐ型シリコン基板,2はゲート絶
縁膜,3はゲート電極,4はフィールド絶縁膜,5はn+型のソ
ース領域またはドレイン領域である。このようなMOS半
導体素子において、半導体技術の進歩と共に素子そのも
のも微細化され、チャネル領域Ｃのチャネル長Ｌが１〜
２μｍと極めて短くなつてきたために、ショートチャネ
ル（Short Channel）効果が生じてきた。
ショートチャネル効果とは、チャネル長Ｌが短くなつ
てくると、スレーショルド電圧Vthが急激に低下した
り、ソース・ドレインの耐圧が急激に低下して、甚だし
い場合はパンチスルーを起こす等の素子特性の劣化が顕
著に現れることで、しかも、多数のそれらの素子で構成
されるICとしては、特性のバラツキが増大して、不揃い
の品質のICが作成されるようになることである。
てくると、スレーショルド電圧Vthが急激に低下した
り、ソース・ドレインの耐圧が急激に低下して、甚だし
い場合はパンチスルーを起こす等の素子特性の劣化が顕
著に現れることで、しかも、多数のそれらの素子で構成
されるICとしては、特性のバラツキが増大して、不揃い
の品質のICが作成されるようになることである。
このようなショートチャネル効果を低減するために
は、シリコン基板の不純物濃度を高くする方法が都合が
好い。即ち、高濃度な基板を用いれば、チャネル領域で
の空乏層の拡がりが少なくなり、急激なVthの低下やソ
ース・ドレイン耐圧の低下は解消される。しかし、一方
で、高濃度な基板は基板ソース・ドレイン領域との寄生
容量が増加して、且つ、Vthのバックバイアス依存性が
強くなる問題がある。後者のVthのバックバイアス依存
性が強くなれば、Vthの変動が増大する欠点がある。
は、シリコン基板の不純物濃度を高くする方法が都合が
好い。即ち、高濃度な基板を用いれば、チャネル領域で
の空乏層の拡がりが少なくなり、急激なVthの低下やソ
ース・ドレイン耐圧の低下は解消される。しかし、一方
で、高濃度な基板は基板ソース・ドレイン領域との寄生
容量が増加して、且つ、Vthのバックバイアス依存性が
強くなる問題がある。後者のVthのバックバイアス依存
性が強くなれば、Vthの変動が増大する欠点がある。
そのため、従来、ショートチャネル対策として、第４
図に示すようなMOS半導体素子の構造が提案されてい
る。同図においては、第３図と同一の部位に同一記号を
付けているが、その他の６はゲート絶縁膜に近接して表
層近くにチャンネル領域Ｃに突出して設けた低濃度なn-
型のソース領域，ドレイン領域である。
図に示すようなMOS半導体素子の構造が提案されてい
る。同図においては、第３図と同一の部位に同一記号を
付けているが、その他の６はゲート絶縁膜に近接して表
層近くにチャンネル領域Ｃに突出して設けた低濃度なn-
型のソース領域，ドレイン領域である。
第４図の構造は、LDD（Lightly Doped Drain）構造と
称して公知となつており、Vthの安定化など、ショート
チャネル効果の軽減に、一応の効果があるが、未だ十分
ではなく、ソース・ドレイン領域の周囲における空乏層
の拡がり制限には余り役立つていない。
称して公知となつており、Vthの安定化など、ショート
チャネル効果の軽減に、一応の効果があるが、未だ十分
ではなく、ソース・ドレイン領域の周囲における空乏層
の拡がり制限には余り役立つていない。
本発明は、このような問題点を軽減させるための製造
方法を提案するものである。
方法を提案するものである。
［問題点を解決するための手段］ その目的は、一導電型半導体基板上に、ゲート絶縁膜
を形成した後に、ゲート電極を形成する工程と、次い
で、ソースおよびドレイン形成領域に、異種導電型不純
物を第１の濃度で注入する工程と、次いで、前記ゲート
電極の側面に第１の絶縁膜を形成し、該ソースおよびド
レイン形成領域に一導電型不純物を注入する工程と、次
いで、該ゲート電極側面の該第１の絶縁膜側面と、該ソ
ースおよびドレイン形成領域上に、第２の絶縁膜を形成
する工程と、次いで、該ソースおよびドレイン形成領域
に、該第２の絶縁膜を通して、異種導電型不純物を前記
第１の濃度よりも高い第２の濃度で注入する工程とが含
まれてなることを特徴とする半導体装置の製造方法によ
って達成される。
を形成した後に、ゲート電極を形成する工程と、次い
で、ソースおよびドレイン形成領域に、異種導電型不純
物を第１の濃度で注入する工程と、次いで、前記ゲート
電極の側面に第１の絶縁膜を形成し、該ソースおよびド
レイン形成領域に一導電型不純物を注入する工程と、次
いで、該ゲート電極側面の該第１の絶縁膜側面と、該ソ
ースおよびドレイン形成領域上に、第２の絶縁膜を形成
する工程と、次いで、該ソースおよびドレイン形成領域
に、該第２の絶縁膜を通して、異種導電型不純物を前記
第１の濃度よりも高い第２の濃度で注入する工程とが含
まれてなることを特徴とする半導体装置の製造方法によ
って達成される。
［作用］ 即ち、本発明は、LDD構造のMOS半導体素子において、
低濃度のn-型のソース・ドレイン領域６の下にp+型領域
を設けて、空乏層の拡がりを抑制し、ショートチャネル
効果を一層軽減しようとする製造方法である。
低濃度のn-型のソース・ドレイン領域６の下にp+型領域
を設けて、空乏層の拡がりを抑制し、ショートチャネル
効果を一層軽減しようとする製造方法である。
その方法として、ゲート電極の周囲に被着する絶縁膜
（サイドウオール）を利用するものである。
（サイドウオール）を利用するものである。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明にかかる製造方法の工
程順断面図で、まず、同図（ａ）に示すように、公知の
製法によつて、ｐ型シリコン基板11上に、酸化シリコン
（siO2）膜からなるフィールド絶縁膜14（１〜２μｍ程
度）を生成し、ゲート絶縁膜12を介してゲート電極13
（膜厚数千Å以上）を形成する。
程順断面図で、まず、同図（ａ）に示すように、公知の
製法によつて、ｐ型シリコン基板11上に、酸化シリコン
（siO2）膜からなるフィールド絶縁膜14（１〜２μｍ程
度）を生成し、ゲート絶縁膜12を介してゲート電極13
（膜厚数千Å以上）を形成する。
次いで、第１図（ｂ）に示すように、ゲート電極13お
よびフィールド絶縁膜14をマスクにして、上面から砒素
イオンを注入し、n-型のソース領域およびドレイン領域
16を形成する。砒素イオンのドーズ量は1013／cm2程度
にする。
よびフィールド絶縁膜14をマスクにして、上面から砒素
イオンを注入し、n-型のソース領域およびドレイン領域
16を形成する。砒素イオンのドーズ量は1013／cm2程度
にする。
次いで、第１図（ｃ）に示すように、化学気相成長
（CVD）法によつて膜厚1000Å程度のSiO2膜17を被着
し、更に、そのsiO2膜をリアクティブイオンエッチング
（RIE）法によつて上面より垂直にエッチングして、ゲ
ート電極13の周囲側面にのみsiO2膜17（幅1000Å程度：
第１の絶縁膜）を残存させた後、そのsiO2膜17を含むゲ
ート電極13およびフィールド絶縁膜14をマスクにして、
上面から硼素イオンを注入し、ソースおよびドレイン領
域部分にp+型領域18を形成する。この時、硼素イオンの
ドーズ量は1013／cm2程度にする。なお、形成した幅100
0ÅのsiO2膜17はサイドウオール、又は、スペーサと呼
んでいる。
（CVD）法によつて膜厚1000Å程度のSiO2膜17を被着
し、更に、そのsiO2膜をリアクティブイオンエッチング
（RIE）法によつて上面より垂直にエッチングして、ゲ
ート電極13の周囲側面にのみsiO2膜17（幅1000Å程度：
第１の絶縁膜）を残存させた後、そのsiO2膜17を含むゲ
ート電極13およびフィールド絶縁膜14をマスクにして、
上面から硼素イオンを注入し、ソースおよびドレイン領
域部分にp+型領域18を形成する。この時、硼素イオンの
ドーズ量は1013／cm2程度にする。なお、形成した幅100
0ÅのsiO2膜17はサイドウオール、又は、スペーサと呼
んでいる。
次いで、第１図（ｄ）に示すように、再びCVD法によ
つて膜厚1000Å程度のsiO2膜19を被着し、そのsiO2膜を
RIE法によつて垂直にエッチングして、siO2膜17の周囲
側面にsiO2膜19（幅1000Å程度；第２の絶縁膜）を残存
させた後、そのsiO2膜19を含むsiO2膜17,ゲート電極13
およびフィールド絶縁膜14をマスクにして、上面から砒
素イオンを注入し、n+型のソースおよびドレイン領域20
を形成する。砒素イオンのドーズ量は1015／cm2程度に
する。
つて膜厚1000Å程度のsiO2膜19を被着し、そのsiO2膜を
RIE法によつて垂直にエッチングして、siO2膜17の周囲
側面にsiO2膜19（幅1000Å程度；第２の絶縁膜）を残存
させた後、そのsiO2膜19を含むsiO2膜17,ゲート電極13
およびフィールド絶縁膜14をマスクにして、上面から砒
素イオンを注入し、n+型のソースおよびドレイン領域20
を形成する。砒素イオンのドーズ量は1015／cm2程度に
する。
次いで、1000℃程度の高温度で熱処理してソース領域
およびドレイン領域を画定すると、第１図（ｅ）に示す
ように、n-型のソース領域およびドレイン領域16の下に
p+型領域18を形成したn-型領域16を含むソース領域およ
びドレイン領域20が形成される。この時、硼素の拡散係
数は砒素より大きいから、やや広がったp+型領域18が形
成される。なお、この熱処理工程は本実施例のように、
最後に同時におこなわず、n-型領域16,p+型領域18,n+型
領域20を注入した直後に、それぞれ別個の熱処理しても
良い。
およびドレイン領域を画定すると、第１図（ｅ）に示す
ように、n-型のソース領域およびドレイン領域16の下に
p+型領域18を形成したn-型領域16を含むソース領域およ
びドレイン領域20が形成される。この時、硼素の拡散係
数は砒素より大きいから、やや広がったp+型領域18が形
成される。なお、この熱処理工程は本実施例のように、
最後に同時におこなわず、n-型領域16,p+型領域18,n+型
領域20を注入した直後に、それぞれ別個の熱処理しても
良い。
このような製造方法にれば、ソース領域およびドレイ
ン領域20の側面において、チャネル領域に対向した表層
にn-型領域16が突出して形成され、且つ、その下にp+型
領域18が形成される。そのため、Vthは安定し、且つ、
空乏層が拡がりも抑制されて、ショートチャネル効果が
一層軽減される。しかも、シリコン基板を低濃度にし
て、寄生容量を小さくでき、かくして、高性能・高品質
なMOS半導体素子を形成することができる。
ン領域20の側面において、チャネル領域に対向した表層
にn-型領域16が突出して形成され、且つ、その下にp+型
領域18が形成される。そのため、Vthは安定し、且つ、
空乏層が拡がりも抑制されて、ショートチャネル効果が
一層軽減される。しかも、シリコン基板を低濃度にし
て、寄生容量を小さくでき、かくして、高性能・高品質
なMOS半導体素子を形成することができる。
尚、上記製造方法のうち、第１図（ｄ）に説明した工
程においては、siO2膜19（第２の絶縁膜）をCVD法で被
着し、そのsiO2膜をRIE法によつてエッチングして、SiO
2膜17の周囲側面にのみ残存させたが、この工程の代わ
りに、第２図の他の工程図に示したように、そのsiO2膜
19はエッチングせずに、被着したままにして、その上面
から砒素イオンを注入し、n+型のソースおよびドレイン
領域20を形成してもよい。この方法は、ｐチャネルMOS
半導体素子の場合、ｐ型のソース領域およびドレイン領
域として注入飛程の大きい硼素イオンを注入するため
に、特に有効に利用できる。
程においては、siO2膜19（第２の絶縁膜）をCVD法で被
着し、そのsiO2膜をRIE法によつてエッチングして、SiO
2膜17の周囲側面にのみ残存させたが、この工程の代わ
りに、第２図の他の工程図に示したように、そのsiO2膜
19はエッチングせずに、被着したままにして、その上面
から砒素イオンを注入し、n+型のソースおよびドレイン
領域20を形成してもよい。この方法は、ｐチャネルMOS
半導体素子の場合、ｐ型のソース領域およびドレイン領
域として注入飛程の大きい硼素イオンを注入するため
に、特に有効に利用できる。
［発明の効果］ 以上の説明から明らかなように、本発明によればショ
ートチャネル効果を一層軽減することができて、MOSIC
の品質・性能向上に大きく貢献するものである。
ートチャネル効果を一層軽減することができて、MOSIC
の品質・性能向上に大きく貢献するものである。
第１図（ａ）〜（ｅ）は本発明にかかる製造方法の工程
順断面図、 第２図は本発明にかかる製造方法の他の工程図、 第３図は従来のMOS半導体素子の断面図、 第４図は従来のLDD構造MOS半導体素子の断面図である。 図において、 1,11はｐ型シリコン基板、2,12はゲート絶縁膜、3,13は
ゲート電極、4,14はフィールド絶縁膜（siO2膜）、6,16
はn-型領域（ソース・ドレイン領域）、18はp+型領域、
5,20はn+型領域（ソース・ドレイン領域）、17はsiO2膜
（第１の絶縁膜）、19はsiO2膜（第２の絶縁膜） を示している。
順断面図、 第２図は本発明にかかる製造方法の他の工程図、 第３図は従来のMOS半導体素子の断面図、 第４図は従来のLDD構造MOS半導体素子の断面図である。 図において、 1,11はｐ型シリコン基板、2,12はゲート絶縁膜、3,13は
ゲート電極、4,14はフィールド絶縁膜（siO2膜）、6,16
はn-型領域（ソース・ドレイン領域）、18はp+型領域、
5,20はn+型領域（ソース・ドレイン領域）、17はsiO2膜
（第１の絶縁膜）、19はsiO2膜（第２の絶縁膜） を示している。
Claims (1)
- 【請求項１】一導電型半導体基板上に、ゲート絶縁膜を
形成した後に、ゲート電極を形成する工程と、次いで、
ソースおよびドレイン形成領域に、異種導電型不純物を
第１の濃度で注入する工程と、 次いで、前記ゲート電極の側面に第１の絶縁膜を形成
し、該ソースおよびドレイン形成領域に一導電型不純物
を注入する工程と、 次いで、該ゲート電極側面の該第１の絶縁膜側面と、該
ソースおよびドレイン形成領域上に、第２の絶縁膜を形
成する工程と、 次いで、該ソースおよびドレイン形成領域に、該第２の
絶縁膜を通して、異種導電型不純物を前記第１の濃度よ
りも高い第２の濃度で注入する工程と が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181294A JP2513634B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181294A JP2513634B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337663A JPS6337663A (ja) | 1988-02-18 |
| JP2513634B2 true JP2513634B2 (ja) | 1996-07-03 |
Family
ID=16098164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181294A Expired - Lifetime JP2513634B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513634B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806028B2 (ja) * | 1990-09-26 | 1998-09-30 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| JP4693145B2 (ja) * | 2001-09-28 | 2011-06-01 | トッパン・フォームズ株式会社 | 糊付け方法及び糊付け装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190983A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-07-31 JP JP61181294A patent/JP2513634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337663A (ja) | 1988-02-18 |
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