JPH0661482A - Ｍｏｓ型トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ型トランジスタおよびその製造方法Info
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- JPH0661482A JPH0661482A JP23291392A JP23291392A JPH0661482A JP H0661482 A JPH0661482 A JP H0661482A JP 23291392 A JP23291392 A JP 23291392A JP 23291392 A JP23291392 A JP 23291392A JP H0661482 A JPH0661482 A JP H0661482A
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- forming
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Abstract
(57)【要約】
【目的】 本発明は、ゲート電極の両側に極性のことな
る電極を形成することにより仕事関数を向上させるとと
もに、チャネル長が例えば０．２５μｍ程度またはそれ
以下のＭＯＳ型トランジスタの形成を可能にする。 【構成】 第１導電型（例えばＰ型）の半導体基体１１
上にゲート絶縁膜１２を介して第２導電型のゲート電極
（例えばＮ+ ゲート電極）１３を形成し、その両側に第
１導電型のゲート電極（例えばＰ+ ゲート電極）１４，
１５を形成し、各Ｐ+ ゲート電極１４，１５の外側のＮ
型の半導体基体１１の上層に例えば第２導電型のソース
・ドレイン領域（例えばＮ+ ソース・ドレイン領域）１
６，１７を形成したものである。あるいは、Ｎ+ ゲート
電極１３上に低抵抗層パターン（図示せず）を形成した
ものである。または上記各Ｐ+ ゲート電極１４，１５の
さらに外側にＮ- 電界緩和部（図示せず）を設けたもの
である。
る電極を形成することにより仕事関数を向上させるとと
もに、チャネル長が例えば０．２５μｍ程度またはそれ
以下のＭＯＳ型トランジスタの形成を可能にする。 【構成】 第１導電型（例えばＰ型）の半導体基体１１
上にゲート絶縁膜１２を介して第２導電型のゲート電極
（例えばＮ+ ゲート電極）１３を形成し、その両側に第
１導電型のゲート電極（例えばＰ+ ゲート電極）１４，
１５を形成し、各Ｐ+ ゲート電極１４，１５の外側のＮ
型の半導体基体１１の上層に例えば第２導電型のソース
・ドレイン領域（例えばＮ+ ソース・ドレイン領域）１
６，１７を形成したものである。あるいは、Ｎ+ ゲート
電極１３上に低抵抗層パターン（図示せず）を形成した
ものである。または上記各Ｐ+ ゲート電極１４，１５の
さらに外側にＮ- 電界緩和部（図示せず）を設けたもの
である。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
に関するものである。
に関するものである。
【０００２】
【従来の技術】ＭＯＳ型トランジスタでは、素子の微細
化にともない、ゲート長も短くなっている。このため、
短チャネル効果が発生して、しきい値電圧が低下し、ド
レイン電流の制御が困難になってきている。
化にともない、ゲート長も短くなっている。このため、
短チャネル効果が発生して、しきい値電圧が低下し、ド
レイン電流の制御が困難になってきている。
【０００３】そこで、図９に示すようなＭＯＳ型トラン
ジスタの構造が提案されている。図に示すように、第１
導電型の半導体基体８１上にはゲート絶縁膜８２を介し
てゲート電極８３が形成されている。またのゲート電極
８３の両側の第１導電型の半導体基体８１の上層には、
第２導電型のソース・ドレイン領域８４，８５が形成さ
れている。さらに当該第２導電型のソース・ドレイン領
域８４，８５に隣接する前記第１導電型の半導体基体８
１には、当該第２導電型のソース・ドレイン領域８４，
８５よりも不純物濃度が高い第２導電型の高濃度拡散領
域８６，８７が形成されている。この第２導電型の高濃
度拡散領域８６，８７は、例えば斜めイオン注入法によ
って形成される。またソース・ドレイン領域８４，８５
間の第１導電型の半導体基体８１がチャネル領域８８に
なる。
ジスタの構造が提案されている。図に示すように、第１
導電型の半導体基体８１上にはゲート絶縁膜８２を介し
てゲート電極８３が形成されている。またのゲート電極
８３の両側の第１導電型の半導体基体８１の上層には、
第２導電型のソース・ドレイン領域８４，８５が形成さ
れている。さらに当該第２導電型のソース・ドレイン領
域８４，８５に隣接する前記第１導電型の半導体基体８
１には、当該第２導電型のソース・ドレイン領域８４，
８５よりも不純物濃度が高い第２導電型の高濃度拡散領
域８６，８７が形成されている。この第２導電型の高濃
度拡散領域８６，８７は、例えば斜めイオン注入法によ
って形成される。またソース・ドレイン領域８４，８５
間の第１導電型の半導体基体８１がチャネル領域８８に
なる。
【０００４】上記構造のＭＯＳ型トランジスタ８０は、
図１０に示す等価回路になる。すなわち、図９中のチャ
ネル領域８８に対応する主ＭＯＳ型トランジスタ９１と
第２導電型の高濃度拡散領域８６，８７に対応する副Ｍ
ＯＳ型トランジスタ９２，９３とを並列に接続したもの
になる。したがって、第２導電型の高濃度拡散領域８
６，８７の不純物濃度が第２導電型のソース・ドレイン
領域８４，８５よりも高いことにより、副ＭＯＳ型トラ
ンジスタ９２，９３のしきい値電圧Ｖｔｈｓは、主ＭＯ
Ｓ型トランジスタ９１のしきい値電圧Ｖｔｈよりも高く
なる。この結果、上記ＭＯＳ型トランジスタ８０では、
短チャネル効果が抑制される。
図１０に示す等価回路になる。すなわち、図９中のチャ
ネル領域８８に対応する主ＭＯＳ型トランジスタ９１と
第２導電型の高濃度拡散領域８６，８７に対応する副Ｍ
ＯＳ型トランジスタ９２，９３とを並列に接続したもの
になる。したがって、第２導電型の高濃度拡散領域８
６，８７の不純物濃度が第２導電型のソース・ドレイン
領域８４，８５よりも高いことにより、副ＭＯＳ型トラ
ンジスタ９２，９３のしきい値電圧Ｖｔｈｓは、主ＭＯ
Ｓ型トランジスタ９１のしきい値電圧Ｖｔｈよりも高く
なる。この結果、上記ＭＯＳ型トランジスタ８０では、
短チャネル効果が抑制される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
造のＭＯＳ型トランジスタでは、第２導電型のソース・
ドレイン領域に隣接する第１導電型の半導体基体中に、
当該第２導電型のソース・ドレイン領域よりも不純物濃
度が高い第２導電型の高濃度拡散領域を形成するため
に、例えば０．２５μｍ以下の短チャネルのＭＯＳ型ト
ランジスタを形成することが困難であった。すなわち、
ゲート電極を短く形成すると、斜めイオン注入法によっ
て形成される第２導電型の高濃度拡散領域が互いに接続
されて短絡が生じる。またドレイン側に第２導電型の高
濃度拡散領域が形成されているので、ドレイン端の電界
が大きくなる。このため、ＭＯＳ型トランジスタの電気
的特性が低下する。
造のＭＯＳ型トランジスタでは、第２導電型のソース・
ドレイン領域に隣接する第１導電型の半導体基体中に、
当該第２導電型のソース・ドレイン領域よりも不純物濃
度が高い第２導電型の高濃度拡散領域を形成するため
に、例えば０．２５μｍ以下の短チャネルのＭＯＳ型ト
ランジスタを形成することが困難であった。すなわち、
ゲート電極を短く形成すると、斜めイオン注入法によっ
て形成される第２導電型の高濃度拡散領域が互いに接続
されて短絡が生じる。またドレイン側に第２導電型の高
濃度拡散領域が形成されているので、ドレイン端の電界
が大きくなる。このため、ＭＯＳ型トランジスタの電気
的特性が低下する。
【０００６】本発明は、電気的特性に優れた短チャネル
のＭＯＳ型トランジスタを提供することを目的とする。
のＭＯＳ型トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳ型トランジスタおよびその
製造方法である。第１のＭＯＳ型トランジスタしては、
第１導電型の半導体基体上にゲート絶縁膜を介して形成
した第２導電型のゲート電極の両側に第１導電型のゲー
ト電極を設けたものである。
成するためになされたＭＯＳ型トランジスタおよびその
製造方法である。第１のＭＯＳ型トランジスタしては、
第１導電型の半導体基体上にゲート絶縁膜を介して形成
した第２導電型のゲート電極の両側に第１導電型のゲー
ト電極を設けたものである。
【０００８】その第１の製造方法としては、第１の工程
で、第１導電型の半導体基体上にゲート絶縁膜と第２導
電型の電極形成膜とを形成し、第２の工程で、第２導電
型の電極形成膜上の所定の部分にマスクを形成し、この
マスクを用いて第２導電型の電極形成膜中の所定の部分
に第１導電型の不純物を導入して第１導電型のゲート電
極を形成するとともに、マスク下の第２導電型の電極形
成膜で第２導電型のゲート電極を形成する。その後第３
の工程で、第１導電型の半導体基体の上層における所定
の位置に第２導電型のソース・ドレイン領域を形成す
る。
で、第１導電型の半導体基体上にゲート絶縁膜と第２導
電型の電極形成膜とを形成し、第２の工程で、第２導電
型の電極形成膜上の所定の部分にマスクを形成し、この
マスクを用いて第２導電型の電極形成膜中の所定の部分
に第１導電型の不純物を導入して第１導電型のゲート電
極を形成するとともに、マスク下の第２導電型の電極形
成膜で第２導電型のゲート電極を形成する。その後第３
の工程で、第１導電型の半導体基体の上層における所定
の位置に第２導電型のソース・ドレイン領域を形成す
る。
【０００９】第２のＭＯＳ型トランジスタとしては、少
なくとも第２導電型のゲート電極の上面に低抵抗層パタ
ーンを形成したものである。この第２の製造方法として
は、第１の工程で、第１導電型の半導体基体上にゲート
絶縁膜と第２導電型の電極形成膜と低抵抗層形成膜とを
積層状態に形成し、第２の工程で、低抵抗層形成膜上に
マスクを形成してエッチングすることで低抵抗層形成膜
で低抵抗層パターンを形成する。次いで当該マスクを用
いて上記第１に製造方法の第２の工程を行い、さらに上
記第１の製造方法の第３の工程を行う。
なくとも第２導電型のゲート電極の上面に低抵抗層パタ
ーンを形成したものである。この第２の製造方法として
は、第１の工程で、第１導電型の半導体基体上にゲート
絶縁膜と第２導電型の電極形成膜と低抵抗層形成膜とを
積層状態に形成し、第２の工程で、低抵抗層形成膜上に
マスクを形成してエッチングすることで低抵抗層形成膜
で低抵抗層パターンを形成する。次いで当該マスクを用
いて上記第１に製造方法の第２の工程を行い、さらに上
記第１の製造方法の第３の工程を行う。
【００１０】第３のＭＯＳ型トランジスタとしては、第
１導電型の半導体基体上にゲート絶縁膜を介して形成し
た第２導電型のゲート電極の両側に、第１導電型のゲー
ト電極と、第２導電型のゲート電極の不純物濃度よりも
低い不純物濃度の第２導電型の電界緩和部を設けたもの
である。
１導電型の半導体基体上にゲート絶縁膜を介して形成し
た第２導電型のゲート電極の両側に、第１導電型のゲー
ト電極と、第２導電型のゲート電極の不純物濃度よりも
低い不純物濃度の第２導電型の電界緩和部を設けたもの
である。
【００１１】この第３の製造方法としては、第１の工程
で、第１導電型の半導体基体上にゲート絶縁膜と第２導
電型の電極形成膜とを形成し、第２の工程で、第２導電
型の電極形成膜で電極形成パターンを形成する。その
後、当該電極形成パターンの両側より第１導電型の不純
物と第２導電型の不純物とを導入して、第１導電型のゲ
ート電極と、第２導電型のゲート電極よりも不純物濃度
が低い第２導電型の電界緩和部とを形成する。その後第
３の工程で、第１導電型の半導体基体の上層の所定の位
置に、第２導電型のソース・ドレイン領域を形成する。
で、第１導電型の半導体基体上にゲート絶縁膜と第２導
電型の電極形成膜とを形成し、第２の工程で、第２導電
型の電極形成膜で電極形成パターンを形成する。その
後、当該電極形成パターンの両側より第１導電型の不純
物と第２導電型の不純物とを導入して、第１導電型のゲ
ート電極と、第２導電型のゲート電極よりも不純物濃度
が低い第２導電型の電界緩和部とを形成する。その後第
３の工程で、第１導電型の半導体基体の上層の所定の位
置に、第２導電型のソース・ドレイン領域を形成する。
【００１２】
【作用】第１のＭＯＳ型トランジスタでは、第２導電型
のゲート電極の両側に第１導電型のゲート電極を設けた
ことにより、ＭＯＳ型トランジスタの仕事関数が高めら
れる。
のゲート電極の両側に第１導電型のゲート電極を設けた
ことにより、ＭＯＳ型トランジスタの仕事関数が高めら
れる。
【００１３】第１の製造方法では、マスクを形成して第
２導電型の電極形成膜に第１導電型の不純物を導入する
ので、マスクによって第１導電型のゲート電極と第２導
電型のゲート電極とを合わせたゲート電極の寸法が決定
され、また第１導電型のゲート電極は、マスク下のゲー
ト電極形成膜に第１導電型の不純物を拡散することによ
って形成されるので、短チャネルのＭＯＳ型トランジス
タが容易に製造される。
２導電型の電極形成膜に第１導電型の不純物を導入する
ので、マスクによって第１導電型のゲート電極と第２導
電型のゲート電極とを合わせたゲート電極の寸法が決定
され、また第１導電型のゲート電極は、マスク下のゲー
ト電極形成膜に第１導電型の不純物を拡散することによ
って形成されるので、短チャネルのＭＯＳ型トランジス
タが容易に製造される。
【００１４】第２のＭＯＳ型トランジスタでは、低抵抗
層パターンを形成したことにより、動作速度が速くな
る。
層パターンを形成したことにより、動作速度が速くな
る。
【００１５】第２の製造方法では、マスクを形成して低
抵抗層パターンを形成し、さらに当該マスクを用いて第
２導電型の電極形成膜に第１導電型の不純物を導入する
ことにより、低抵抗層パターンには第１導電型の不純物
が導入されない。この結果、後の熱を加える工程におい
て、第２導電型のゲート電極が第１導電型化されない。
抵抗層パターンを形成し、さらに当該マスクを用いて第
２導電型の電極形成膜に第１導電型の不純物を導入する
ことにより、低抵抗層パターンには第１導電型の不純物
が導入されない。この結果、後の熱を加える工程におい
て、第２導電型のゲート電極が第１導電型化されない。
【００１６】第３のＭＯＳ型トランジスタでは、第２導
電型のゲート電極の両側に第１導電型のゲート電極を設
けたことにより、ＭＯＳ型トランジスタの仕事関数が高
められる。それとともに、第２導電型のゲート電極の不
純物濃度よりも低い不純物濃度の第２導電型の電界緩和
部を設けたので、ドレイン端での電界が緩和され、例え
ばホットキャリア耐性が高まる。
電型のゲート電極の両側に第１導電型のゲート電極を設
けたことにより、ＭＯＳ型トランジスタの仕事関数が高
められる。それとともに、第２導電型のゲート電極の不
純物濃度よりも低い不純物濃度の第２導電型の電界緩和
部を設けたので、ドレイン端での電界が緩和され、例え
ばホットキャリア耐性が高まる。
【００１７】第３の製造方法では、電極形成パターンを
形成した後、当該電極形成パターンの両側より第１導電
型の不純物と第２導電型の不純物とを導入することによ
り、第２導電型のゲート電極の両側に仕事関数を高める
第１導電型のゲート電極とドレイン端の電界を緩和する
第２導電型の電界緩和部とが同時にかつ容易に形成され
る。
形成した後、当該電極形成パターンの両側より第１導電
型の不純物と第２導電型の不純物とを導入することによ
り、第２導電型のゲート電極の両側に仕事関数を高める
第１導電型のゲート電極とドレイン端の電界を緩和する
第２導電型の電界緩和部とが同時にかつ容易に形成され
る。
【００１８】
【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図に示すように、第１導電型（以下
Ｐ型と記す）の半導体基体１１上にはゲート絶縁膜１２
が形成されている。上記Ｐ型の半導体基体１１は、例え
ば第２導電型（以下Ｎ型と記す）の半導体基板１０の上
層に形成したＰウェル領域で形成されている。また上記
ゲート絶縁膜１２は、例えば酸化シリコンで形成されて
いる。
図により説明する。図に示すように、第１導電型（以下
Ｐ型と記す）の半導体基体１１上にはゲート絶縁膜１２
が形成されている。上記Ｐ型の半導体基体１１は、例え
ば第２導電型（以下Ｎ型と記す）の半導体基板１０の上
層に形成したＰウェル領域で形成されている。また上記
ゲート絶縁膜１２は、例えば酸化シリコンで形成されて
いる。
【００１９】上記ゲート絶縁膜１２の上面には第２導電
型のゲート電極（以下Ｎ+ ゲート電極と記す）１３が形
成されている。このＮ+ ゲート電極１３は、例えば多結
晶シリコンで形成されている。このＮ+ ゲート電極１３
の両側には、第１導電型のゲート電極（以下Ｐ+ ゲート
電極と記す）１４，１５が形成されている。各Ｐ+ ゲー
ト電極１４，１５に対してＮ+ ゲート電極１３側とは反
対側におけるＰ型の半導体基体１１の上層には第２導電
型のソース・ドレイン領域（以下Ｎ+ ソース・ドレイン
領域と記す）１６，１７が形成されている。上記の如く
にＭＯＳ型トランジスタ１は構成されている。
型のゲート電極（以下Ｎ+ ゲート電極と記す）１３が形
成されている。このＮ+ ゲート電極１３は、例えば多結
晶シリコンで形成されている。このＮ+ ゲート電極１３
の両側には、第１導電型のゲート電極（以下Ｐ+ ゲート
電極と記す）１４，１５が形成されている。各Ｐ+ ゲー
ト電極１４，１５に対してＮ+ ゲート電極１３側とは反
対側におけるＰ型の半導体基体１１の上層には第２導電
型のソース・ドレイン領域（以下Ｎ+ ソース・ドレイン
領域と記す）１６，１７が形成されている。上記の如く
にＭＯＳ型トランジスタ１は構成されている。
【００２０】ＭＯＳ型トランジスタ１では、Ｎ+ ゲート
電極１３の両側にＰ+ ゲート電極１４，１５を設けたこ
とにより、ＭＯＳ型トランジスタ１の仕事関数が高めら
れる。
電極１３の両側にＰ+ ゲート電極１４，１５を設けたこ
とにより、ＭＯＳ型トランジスタ１の仕事関数が高めら
れる。
【００２１】次に上記第１の実施例の製造方法を、図２
の製造工程図により説明する。図２の（１）に示すよう
に、第１の工程では、例えば熱酸化法によって、Ｎ型の
半導体基板１０の上層に形成したＰウェル領域よりなる
Ｐ型の半導体基体１１上にゲート絶縁膜１２を形成す
る。その後、例えば化学的気相成長法によって、上記ゲ
ート絶縁膜１２の上面に、第２導電型（Ｎ+ ）の電界形
成膜をα−シリコン膜２１で形成する。このα−シリコ
ン膜２１は、例えば１５０ｎｍの厚さの形成される。な
お、化学的気相成長法時にＮ型不純物としてリン
（Ｐ+ ）を導入することにより、α−シリコン膜２１中
には、１×１０21ｃｍ3 程度のリンが導入されている。
なおリン（Ｐ+ ）の導入方法としては、α−シリコン膜
２１を成膜した後、イオン注入法によって、リン
（Ｐ+ ）を、例えば１×１０15ｃｍ2 程度のドーズ量で
導入することも可能である。次いで、例えば化学的気相
成長法によって、酸化シリコン膜２２を成膜する。この
酸化シリコン膜２２は、例えば７５ｎｍの厚さに形成さ
れる。
の製造工程図により説明する。図２の（１）に示すよう
に、第１の工程では、例えば熱酸化法によって、Ｎ型の
半導体基板１０の上層に形成したＰウェル領域よりなる
Ｐ型の半導体基体１１上にゲート絶縁膜１２を形成す
る。その後、例えば化学的気相成長法によって、上記ゲ
ート絶縁膜１２の上面に、第２導電型（Ｎ+ ）の電界形
成膜をα−シリコン膜２１で形成する。このα−シリコ
ン膜２１は、例えば１５０ｎｍの厚さの形成される。な
お、化学的気相成長法時にＮ型不純物としてリン
（Ｐ+ ）を導入することにより、α−シリコン膜２１中
には、１×１０21ｃｍ3 程度のリンが導入されている。
なおリン（Ｐ+ ）の導入方法としては、α−シリコン膜
２１を成膜した後、イオン注入法によって、リン
（Ｐ+ ）を、例えば１×１０15ｃｍ2 程度のドーズ量で
導入することも可能である。次いで、例えば化学的気相
成長法によって、酸化シリコン膜２２を成膜する。この
酸化シリコン膜２２は、例えば７５ｎｍの厚さに形成さ
れる。
【００２２】続いて図２の（２）に示すように、第２の
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク２３を形成する。続いて、例えば上
記エッチングマスク２３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク２３を形成する。続いて、例えば上
記エッチングマスク２３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。
【００２３】その後、例えばアッシャー処理によってエ
ッチングマスク２３を除去する。次いで図２の（３）に
示すように、上記マスク２４をイオン注入マスクにした
通常のイオン注入法によって、α−シリコン膜２１中
に、Ｐ型の不純物として、例えば二フッ化ホウ素（ＢＦ
2 + ）を導入する。このときのイオン注入条件として
は、例えばイオン注入エネルギーを２５ｋｅＶに設定
し、ドーズ量を１×１０15ｃｍ2 〜５×１０15ｃｍ2 に
設定する。このようにして、Ｐ型の不純物を導入したα
−シリコン膜（２１）でＰ+ 領域２５，２６を形成する
とともに、上記マスク２４の下方のα−シリコン膜（２
１）でＮ+ ゲート電極１３を形成する。その後、例えば
６００℃で１０時間のアニール処理を行って、Ｎ+ ゲー
ト電極１３を形成するα−シリコンを大粒径化して多結
晶シリコンを生成する。このとき、不純物は多結晶シリ
コン中の結晶粒中に取り込まれる。またＰ+ 領域２５，
２６中の不純物はＮ+ ゲート電極１３の両側の一部分に
拡散する。
ッチングマスク２３を除去する。次いで図２の（３）に
示すように、上記マスク２４をイオン注入マスクにした
通常のイオン注入法によって、α−シリコン膜２１中
に、Ｐ型の不純物として、例えば二フッ化ホウ素（ＢＦ
2 + ）を導入する。このときのイオン注入条件として
は、例えばイオン注入エネルギーを２５ｋｅＶに設定
し、ドーズ量を１×１０15ｃｍ2 〜５×１０15ｃｍ2 に
設定する。このようにして、Ｐ型の不純物を導入したα
−シリコン膜（２１）でＰ+ 領域２５，２６を形成する
とともに、上記マスク２４の下方のα−シリコン膜（２
１）でＮ+ ゲート電極１３を形成する。その後、例えば
６００℃で１０時間のアニール処理を行って、Ｎ+ ゲー
ト電極１３を形成するα−シリコンを大粒径化して多結
晶シリコンを生成する。このとき、不純物は多結晶シリ
コン中の結晶粒中に取り込まれる。またＰ+ 領域２５，
２６中の不純物はＮ+ ゲート電極１３の両側の一部分に
拡散する。
【００２４】続いて図２の（４）に示すように、マスク
２４をエッチングマスクにして、通常の反応性イオンエ
ッチングによって、Ｐ+ 領域２５，２６の２点鎖線で示
す部分を除去する。そしてＮ+ ゲート電極１３の両側に
Ｐ+ 領域（２５），（２６）よりなるＰ+ ゲート電極１
４，１５を形成する。このように、Ｎ+ ゲート電極１３
とＰ+ ゲート電極１４，１５とによって、ゲート電極１
８が形成される。
２４をエッチングマスクにして、通常の反応性イオンエ
ッチングによって、Ｐ+ 領域２５，２６の２点鎖線で示
す部分を除去する。そしてＮ+ ゲート電極１３の両側に
Ｐ+ 領域（２５），（２６）よりなるＰ+ ゲート電極１
４，１５を形成する。このように、Ｎ+ ゲート電極１３
とＰ+ ゲート電極１４，１５とによって、ゲート電極１
８が形成される。
【００２５】次いで図２の（５）に示すように、第３の
工程では、上記マスク２４をイオン注入マスクにして、
通常のイオン注入法により、Ｐ+ ゲート電極１４，１５
に対してＮ+ ゲート電極１３側とは反対側におけるＰ型
の半導体基体１１の上層に、Ｎ型の不純物として、例え
ばヒ素（Ａｓ+ ）を導入する。このときにイオン注入条
件としては、イオン注入エネルギーを例えば２０ｋｅＶ
程度に設定し、ドーズ量を例えば５×１０15ｃｍ2 程度
に設定する。そして、不純物を導入した領域でＮ+ ソー
ス・ドレイン領域１６，１７を形成する。上記の如く
に、ＭＯＳ型トランジスタ１は製造される。
工程では、上記マスク２４をイオン注入マスクにして、
通常のイオン注入法により、Ｐ+ ゲート電極１４，１５
に対してＮ+ ゲート電極１３側とは反対側におけるＰ型
の半導体基体１１の上層に、Ｎ型の不純物として、例え
ばヒ素（Ａｓ+ ）を導入する。このときにイオン注入条
件としては、イオン注入エネルギーを例えば２０ｋｅＶ
程度に設定し、ドーズ量を例えば５×１０15ｃｍ2 程度
に設定する。そして、不純物を導入した領域でＮ+ ソー
ス・ドレイン領域１６，１７を形成する。上記の如く
に、ＭＯＳ型トランジスタ１は製造される。
【００２６】上記の第１の実施例の製造方法では、マス
ク２４を形成してα−シリコン膜２１に第１導電型の不
純物を導入するので、マスク２４によってゲート電極１
８の寸法が決定され、またＰ+ ゲート電極１４，１５
は、Ｎ+ ゲート電極１３側への拡散によって形成され
る。この結果、短チャネルのＭＯＳ型トランジスタ１が
容易に形成できる。
ク２４を形成してα−シリコン膜２１に第１導電型の不
純物を導入するので、マスク２４によってゲート電極１
８の寸法が決定され、またＰ+ ゲート電極１４，１５
は、Ｎ+ ゲート電極１３側への拡散によって形成され
る。この結果、短チャネルのＭＯＳ型トランジスタ１が
容易に形成できる。
【００２７】上記第１の実施例の製造方法では、イオン
注入法を用いてＰ+ ゲート電極１４，１５を形成した
が、例えば図２の（２）で説明した工程を終了した後、
図３の（１）に示すように、例えばエッチングによっ
て、α−シリコン膜２１の２点鎖線で示す部分を除去し
て、α−シリコン膜（２１）で電極パターン６１を形成
する。
注入法を用いてＰ+ ゲート電極１４，１５を形成した
が、例えば図２の（２）で説明した工程を終了した後、
図３の（１）に示すように、例えばエッチングによっ
て、α−シリコン膜２１の２点鎖線で示す部分を除去し
て、α−シリコン膜（２１）で電極パターン６１を形成
する。
【００２８】次いで図３の（２）で示すように、通常の
成膜技術によって、電極パターン６１側の全面にホウ素
シリケートガラス６２を成膜する。続いて、拡散処理を
行って、ホウ素シリケートガラス６２中のホウ素
（Ｂ+ ）を電極パターン６１の両側壁側に拡散して、Ｐ
+ ゲート電極１４，１５を形成する。その後、ホウ素シ
リケートガラス６２を除去した後、上記図２の（３）で
説明したアニール処理を行って、Ｎ+ ゲート電極１３を
形成するα−シリコンを大粒径化して多結晶シリコンを
生成する。さらに前記図２の（５）で説明した第３の工
程を行うことによって、ＭＯＳ型トランジスタ１が完成
する。
成膜技術によって、電極パターン６１側の全面にホウ素
シリケートガラス６２を成膜する。続いて、拡散処理を
行って、ホウ素シリケートガラス６２中のホウ素
（Ｂ+ ）を電極パターン６１の両側壁側に拡散して、Ｐ
+ ゲート電極１４，１５を形成する。その後、ホウ素シ
リケートガラス６２を除去した後、上記図２の（３）で
説明したアニール処理を行って、Ｎ+ ゲート電極１３を
形成するα−シリコンを大粒径化して多結晶シリコンを
生成する。さらに前記図２の（５）で説明した第３の工
程を行うことによって、ＭＯＳ型トランジスタ１が完成
する。
【００２９】次に第２の実施例を、図４の概略構成断面
図により説明する。図に示すように、ＭＯＳ型トランジ
スタ２は、上記図１で説明したＭＯＳ型トランジスタ
（１）において、少なくともＮ+ ゲート電極１３の上面
に低抵抗層パターン３１を形成したものである。この低
抵抗層パターン３１は、例えばタングステンシリサイド
（ＷＳｉ2 ）またはチタンシリサイド（ＴｉＳｉ2 ）等
のシリサイドよりなる。なお上記説明した以外の構成部
品の説明は、前記図１で説明した構成部品と同様なの
で、ここでは省略する。
図により説明する。図に示すように、ＭＯＳ型トランジ
スタ２は、上記図１で説明したＭＯＳ型トランジスタ
（１）において、少なくともＮ+ ゲート電極１３の上面
に低抵抗層パターン３１を形成したものである。この低
抵抗層パターン３１は、例えばタングステンシリサイド
（ＷＳｉ2 ）またはチタンシリサイド（ＴｉＳｉ2 ）等
のシリサイドよりなる。なお上記説明した以外の構成部
品の説明は、前記図１で説明した構成部品と同様なの
で、ここでは省略する。
【００３０】上記のＭＯＳ型トランジスタ２では、低抵
抗層パターン３１を形成したことにより、動作速度が速
くなる。
抗層パターン３１を形成したことにより、動作速度が速
くなる。
【００３１】次に第２の実施例の製造方法を、図５の製
造工程図により説明する。なお図では、前記図２で説明
した構成部品と同様のものには同一符号を付す。図５の
（１）に示すように、第１の工程では、上記第１の実施
例で説明したと同様にして、Ｐ型の半導体基体１１上に
ゲート絶縁膜１２を形成する。その後、上記ゲート絶縁
膜１２の上面に、Ｎ+ 電界形成膜をα−シリコン膜２１
で形成する。このα−シリコン膜２１には、Ｎ型不純物
としてリン（Ｐ+ ）が導入されている。続いて、例えば
スパッタ法によって、例えばタングステン（Ｗ）膜３２
を形成する。
造工程図により説明する。なお図では、前記図２で説明
した構成部品と同様のものには同一符号を付す。図５の
（１）に示すように、第１の工程では、上記第１の実施
例で説明したと同様にして、Ｐ型の半導体基体１１上に
ゲート絶縁膜１２を形成する。その後、上記ゲート絶縁
膜１２の上面に、Ｎ+ 電界形成膜をα−シリコン膜２１
で形成する。このα−シリコン膜２１には、Ｎ型不純物
としてリン（Ｐ+ ）が導入されている。続いて、例えば
スパッタ法によって、例えばタングステン（Ｗ）膜３２
を形成する。
【００３２】次いで図５の（２）に示すように、通常の
シリサイド化反応によって、α−シリコン膜２１のシリ
コンとタングステン膜（３２）のタングステンとを反応
させて、タングステンシリサイド（ＷＳｉ2 ）よりなる
低抵抗層形成膜３４を形成する。次いで、例えば化学的
気相成長法によって、酸化シリコン膜２２を成膜する。
この酸化シリコン膜２２は、例えば７５ｎｍの厚さに形
成される。
シリサイド化反応によって、α−シリコン膜２１のシリ
コンとタングステン膜（３２）のタングステンとを反応
させて、タングステンシリサイド（ＷＳｉ2 ）よりなる
低抵抗層形成膜３４を形成する。次いで、例えば化学的
気相成長法によって、酸化シリコン膜２２を成膜する。
この酸化シリコン膜２２は、例えば７５ｎｍの厚さに形
成される。
【００３３】続いて図５の（３）に示すように、第２の
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク３３を形成する。続いて、例えば上
記エッチングマスク３３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。さらにエッチングを行
って、上記低抵抗層形成膜３４の１点鎖線で示す部分を
除去し、低抵抗層形成膜（３４）よりなる低抵抗層パタ
ーン３１を形成する。その後、例えばアッシャー処理に
よってエッチングマスク２３を除去する。
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク３３を形成する。続いて、例えば上
記エッチングマスク３３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。さらにエッチングを行
って、上記低抵抗層形成膜３４の１点鎖線で示す部分を
除去し、低抵抗層形成膜（３４）よりなる低抵抗層パタ
ーン３１を形成する。その後、例えばアッシャー処理に
よってエッチングマスク２３を除去する。
【００３４】次いで図５の（４）に示すように、第３の
工程では、前記図１の（３），（４）で説明したと同様
に、上記マスク２４をイオン注入マスクにした通常のイ
オン注入法によって、α−シリコン膜２１中に、Ｐ型の
不純物として、例えば二フッ化ホウ素（ＢＦ2 + ）を導
入して、Ｐ+ 領域２５，２６を形成する。そして上記マ
スク２４の下方のα−シリコン膜（２１）でＮ+ ゲート
電極１３を形成する。その後、アニール処理を行って、
Ｎ+ ゲート電極１３を形成するα−シリコンを大粒径化
して多結晶シリコンを生成する。このとき、不純物は多
結晶シリコン中の結晶粒中に取り込まれる。またＰ+ 領
域２５，２６中の不純物がＮ+ ゲート電極１３の両側の
一部分に拡散する。
工程では、前記図１の（３），（４）で説明したと同様
に、上記マスク２４をイオン注入マスクにした通常のイ
オン注入法によって、α−シリコン膜２１中に、Ｐ型の
不純物として、例えば二フッ化ホウ素（ＢＦ2 + ）を導
入して、Ｐ+ 領域２５，２６を形成する。そして上記マ
スク２４の下方のα−シリコン膜（２１）でＮ+ ゲート
電極１３を形成する。その後、アニール処理を行って、
Ｎ+ ゲート電極１３を形成するα−シリコンを大粒径化
して多結晶シリコンを生成する。このとき、不純物は多
結晶シリコン中の結晶粒中に取り込まれる。またＰ+ 領
域２５，２６中の不純物がＮ+ ゲート電極１３の両側の
一部分に拡散する。
【００３５】続いて図５の（５）に示すように、マスク
２４をエッチングマスクにした通常の反応性イオンエッ
チングによって、Ｐ+ 領域２５，２６の２点鎖線で示す
部分を除去する。そしてＮ+ ゲート電極１３の両側にＰ
+ 領域（２５），（２６）よりなるＰ+ ゲート電極１
４，１５を形成する。このようにして、Ｎ+ ゲート電極
１３とＰ+ ゲート電極１４，１５とによって、ゲート電
極１８が形成される。
２４をエッチングマスクにした通常の反応性イオンエッ
チングによって、Ｐ+ 領域２５，２６の２点鎖線で示す
部分を除去する。そしてＮ+ ゲート電極１３の両側にＰ
+ 領域（２５），（２６）よりなるＰ+ ゲート電極１
４，１５を形成する。このようにして、Ｎ+ ゲート電極
１３とＰ+ ゲート電極１４，１５とによって、ゲート電
極１８が形成される。
【００３６】その後図５の（６）に示すように、第４の
工程では、前記図２の（５）で説明したと同様にして、
上記マスク２４をイオン注入マスクにした通常のイオン
注入法により、Ｐ+ ゲート電極１４，１５に対してＮ+
ゲート電極１３側とは反対側におけるＰ型の半導体基体
１１の上層に、Ｎ型の不純物として、例えばヒ素（Ａｓ
+ ）を導入して、Ｎ+ ソース・ドレイン領域１６，１７
を形成する。上記の如くに、ＭＯＳ型トランジスタ２は
製造される。
工程では、前記図２の（５）で説明したと同様にして、
上記マスク２４をイオン注入マスクにした通常のイオン
注入法により、Ｐ+ ゲート電極１４，１５に対してＮ+
ゲート電極１３側とは反対側におけるＰ型の半導体基体
１１の上層に、Ｎ型の不純物として、例えばヒ素（Ａｓ
+ ）を導入して、Ｎ+ ソース・ドレイン領域１６，１７
を形成する。上記の如くに、ＭＯＳ型トランジスタ２は
製造される。
【００３７】上記第２の実施例の製造方法では、マスク
２４を形成して低抵抗層パターン３１を形成し、さらに
当該マスク２４を用いてα−シリコン膜２１に第１導電
型の不純物を導入することにより、低抵抗層パターン３
１には第１導電型の不純物が導入されない。この結果、
その後の熱を加える工程において、Ｎ+ ゲート電極１３
がＰ型化されない。
２４を形成して低抵抗層パターン３１を形成し、さらに
当該マスク２４を用いてα−シリコン膜２１に第１導電
型の不純物を導入することにより、低抵抗層パターン３
１には第１導電型の不純物が導入されない。この結果、
その後の熱を加える工程において、Ｎ+ ゲート電極１３
がＰ型化されない。
【００３８】次に第３の実施例を、図６の概略構成断面
図により説明する。なお図では、前記図１で説明した構
成部品と同様のものには同一符号を付す。図に示すよう
に、第１導電型（以下Ｐ型と記す）の半導体基体１１上
にはゲート絶縁膜１２が形成されている。上記Ｐ型の半
導体基体１１は、例えば第２導電型（以下Ｎ型と記す）
の単結晶シリコン基板１０の上層に形成したＰウェル領
域で形成されている。また上記ゲート絶縁膜１２は、例
えば酸化シリコンで形成されている。
図により説明する。なお図では、前記図１で説明した構
成部品と同様のものには同一符号を付す。図に示すよう
に、第１導電型（以下Ｐ型と記す）の半導体基体１１上
にはゲート絶縁膜１２が形成されている。上記Ｐ型の半
導体基体１１は、例えば第２導電型（以下Ｎ型と記す）
の単結晶シリコン基板１０の上層に形成したＰウェル領
域で形成されている。また上記ゲート絶縁膜１２は、例
えば酸化シリコンで形成されている。
【００３９】上記ゲート絶縁膜１２の上面にはＮ+ ゲー
ト電極１３が形成されている。このＮ+ ゲート電極１３
は、例えば多結晶シリコンで形成されている。このＮ+
ゲート電極１３の両側には、Ｐ+ ゲート電極１４，１５
が形成されている。さらに各Ｐ+ ゲート電極１４，１５
に対して上記Ｎ+ ゲート電極１３とは反対側には、当該
Ｎ+ ゲート電極１３の不純物濃度よりも低い不純物濃度
を有するＮ- 電界緩和部４１，４２が形成されている。
また各Ｎ- 電界緩和部４１，４２に対してＮ+ ゲート電
極１３側とは反対側におけるＰ型の半導体基体１１の上
層にはＮ+ ソース・ドレイン領域１６，１７が形成され
ている。上記の如くに、ＭＯＳ型トランジスタ３は構成
されている。
ト電極１３が形成されている。このＮ+ ゲート電極１３
は、例えば多結晶シリコンで形成されている。このＮ+
ゲート電極１３の両側には、Ｐ+ ゲート電極１４，１５
が形成されている。さらに各Ｐ+ ゲート電極１４，１５
に対して上記Ｎ+ ゲート電極１３とは反対側には、当該
Ｎ+ ゲート電極１３の不純物濃度よりも低い不純物濃度
を有するＮ- 電界緩和部４１，４２が形成されている。
また各Ｎ- 電界緩和部４１，４２に対してＮ+ ゲート電
極１３側とは反対側におけるＰ型の半導体基体１１の上
層にはＮ+ ソース・ドレイン領域１６，１７が形成され
ている。上記の如くに、ＭＯＳ型トランジスタ３は構成
されている。
【００４０】上記ＭＯＳ型トランジスタ３では、Ｎ+ ゲ
ート電極１３の両側にＰ+ ゲート電極１４，１５を設け
たことにより、ＭＯＳ型トランジスタ３の仕事関数は高
められる。それとともに、Ｎ+ ゲート電極の不純物濃度
よりも低い不純物濃度のＮ-電界緩和部４１，４２を設
けたので、Ｎ+ ソース・ドレイン領域１６，１７の端部
（ドレイン端）での電界が緩和され、例えばホットキャ
リア耐性が高められる。
ート電極１３の両側にＰ+ ゲート電極１４，１５を設け
たことにより、ＭＯＳ型トランジスタ３の仕事関数は高
められる。それとともに、Ｎ+ ゲート電極の不純物濃度
よりも低い不純物濃度のＮ-電界緩和部４１，４２を設
けたので、Ｎ+ ソース・ドレイン領域１６，１７の端部
（ドレイン端）での電界が緩和され、例えばホットキャ
リア耐性が高められる。
【００４１】次に上記第３の実施例の製造方法を、図７
の製造工程図により説明する。なお図では、前記図２で
説明した構成部品と同様のものには同一符号を付す。図
７の（１）に示すように、第１の工程では、前記第１の
実施例で説明したと同様にして、Ｎ型半導体基板１０の
上層に形成したＰウェル領域よりなるＰ型の半導体基体
１１上にゲート絶縁膜１２を形成する。その後、上記ゲ
ート絶縁膜１２の上面にＮ+ 電界形成膜をα−シリコン
膜２１で形成する。このα−シリコン膜２１中にはＮ型
不純物として例えばリン（Ｐ+ ）が導入されている。次
いで、例えば化学的気相成長法によって、酸化シリコン
膜２２を成膜する。
の製造工程図により説明する。なお図では、前記図２で
説明した構成部品と同様のものには同一符号を付す。図
７の（１）に示すように、第１の工程では、前記第１の
実施例で説明したと同様にして、Ｎ型半導体基板１０の
上層に形成したＰウェル領域よりなるＰ型の半導体基体
１１上にゲート絶縁膜１２を形成する。その後、上記ゲ
ート絶縁膜１２の上面にＮ+ 電界形成膜をα−シリコン
膜２１で形成する。このα−シリコン膜２１中にはＮ型
不純物として例えばリン（Ｐ+ ）が導入されている。次
いで、例えば化学的気相成長法によって、酸化シリコン
膜２２を成膜する。
【００４２】続いて図７の（２）に示すように、第２の
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク２３を形成する。続いて、例えば上
記エッチングマスク２３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。その後、例えばアッシ
ャー処理によってエッチングマスク２３を除去する。
工程では、通常のホトリソグラフィー技術によって、上
記酸化シリコン膜２２上の所定の部分にレジストよりな
るエッチングマスク２３を形成する。続いて、例えば上
記エッチングマスク２３を用いた反応性イオンエッチン
グによって、上記酸化シリコン膜２２をエッチングして
２点鎖線で示す部分を除去し、酸化シリコン膜（２２）
よりなるマスク２４を形成する。その後、例えばアッシ
ャー処理によってエッチングマスク２３を除去する。
【００４３】続いて図７の（３）に示すように、上記マ
スク２４をエッチングマスクにして、通常の反応性イオ
ンエッチングによって、α−シリコン膜２１の２点鎖線
で示す部分を除去して、α−シリコン膜（２１）よりな
る電極形成パターン４３を形成する。
スク２４をエッチングマスクにして、通常の反応性イオ
ンエッチングによって、α−シリコン膜２１の２点鎖線
で示す部分を除去して、α−シリコン膜（２１）よりな
る電極形成パターン４３を形成する。
【００４４】次いで図７の（４）に示すように、上記マ
スク２４をイオン注入マスクにした通常の斜めイオン注
入法によって、電極形成パターン４３の両側に、Ｐ型の
不純物として、例えば二フッ化ホウ素（ＢＦ2 + ）を導
入する。さらに上記マスク２４をイオン注入マスクにし
た通常の斜めイオン注入法によって、電極形成パターン
４３の両側に、Ｎ型の不純物として、例えばヒ素（Ａｓ
+ ）を導入する。
スク２４をイオン注入マスクにした通常の斜めイオン注
入法によって、電極形成パターン４３の両側に、Ｐ型の
不純物として、例えば二フッ化ホウ素（ＢＦ2 + ）を導
入する。さらに上記マスク２４をイオン注入マスクにし
た通常の斜めイオン注入法によって、電極形成パターン
４３の両側に、Ｎ型の不純物として、例えばヒ素（Ａｓ
+ ）を導入する。
【００４５】その後、例えば６００℃で１０時間のアニ
ール処理を行って、Ｎ+ ゲート電極１３を形成するα−
シリコンを大粒径化して多結晶シリコンを生成する。こ
のとき、不純物は多結晶シリコン中の結晶粒中に取り込
まれる。さらに、アニール処理を行い、導入した不純物
の拡散速度の相違によって、Ｎ+ ゲート電極１３の両側
にＰ+ ゲート電極１４，１５を形成し、さらにその外側
にＮ- 電界緩和部４１，４２を形成する。このようにし
て、Ｎ+ ゲート電極１３とＰ+ ゲート電極１４，１５と
Ｎ- 電界緩和部４１，４２とによって、ゲート電極１８
が形成される。
ール処理を行って、Ｎ+ ゲート電極１３を形成するα−
シリコンを大粒径化して多結晶シリコンを生成する。こ
のとき、不純物は多結晶シリコン中の結晶粒中に取り込
まれる。さらに、アニール処理を行い、導入した不純物
の拡散速度の相違によって、Ｎ+ ゲート電極１３の両側
にＰ+ ゲート電極１４，１５を形成し、さらにその外側
にＮ- 電界緩和部４１，４２を形成する。このようにし
て、Ｎ+ ゲート電極１３とＰ+ ゲート電極１４，１５と
Ｎ- 電界緩和部４１，４２とによって、ゲート電極１８
が形成される。
【００４６】次いで図７の（５）に示すように、第３の
工程では、前記図２で説明したと同様にして、上記マス
ク２４をイオン注入マスクにして、通常のイオン注入法
により、電界緩和部４１，４２に対してＮ+ ゲート電極
１３側とは反対側におけるＰ型の半導体基体１１の上層
に、Ｎ型の不純物として、例えばヒ素（Ａｓ+ ）を導入
する。そして、不純物を導入した領域でＮ+ ソース・ド
レイン領域１６，１７を形成する。上記の如くに、ＭＯ
Ｓ型トランジスタ３は製造される。
工程では、前記図２で説明したと同様にして、上記マス
ク２４をイオン注入マスクにして、通常のイオン注入法
により、電界緩和部４１，４２に対してＮ+ ゲート電極
１３側とは反対側におけるＰ型の半導体基体１１の上層
に、Ｎ型の不純物として、例えばヒ素（Ａｓ+ ）を導入
する。そして、不純物を導入した領域でＮ+ ソース・ド
レイン領域１６，１７を形成する。上記の如くに、ＭＯ
Ｓ型トランジスタ３は製造される。
【００４７】上記第３の実施例の製造方法では、電極形
成パターン４３を形成した後、当該電極形成パターン４
３の両側より第１導電型の不純物と第２導電型の不純物
とを導入することにより、Ｎ+ ゲート電極１３の両側に
仕事関数を高めるＰ+ ゲート電極１４，１５と、ドレイ
ン端の電界を緩和するＮ- 電界緩和部４１，４２とが容
易に形成される。
成パターン４３を形成した後、当該電極形成パターン４
３の両側より第１導電型の不純物と第２導電型の不純物
とを導入することにより、Ｎ+ ゲート電極１３の両側に
仕事関数を高めるＰ+ ゲート電極１４，１５と、ドレイ
ン端の電界を緩和するＮ- 電界緩和部４１，４２とが容
易に形成される。
【００４８】上記第３の実施例の製造方法では、斜めイ
オン注入法を用いてＰ+ ゲート電極１４，１５とＮ- 電
界緩和部４１，４２とを形成したが、例えば図７の
（３）で説明した工程を終了した後、図８の（１）に示
すように、通常の成膜技術によって、電極形成パターン
４３側の全面にホウ素シリケートガラス膜６２を成膜す
る。
オン注入法を用いてＰ+ ゲート電極１４，１５とＮ- 電
界緩和部４１，４２とを形成したが、例えば図７の
（３）で説明した工程を終了した後、図８の（１）に示
すように、通常の成膜技術によって、電極形成パターン
４３側の全面にホウ素シリケートガラス膜６２を成膜す
る。
【００４９】その後図８の（２）で示すように、例えば
イオン注入法によって、ホウ素シリケートガラス膜６２
中にヒ素（Ａｓ+ ）を導入する。そして拡散処理を行っ
て、ホウ素シリケートガラス膜６２中より電極形成パタ
ーン４３の側壁側に、ホウ素とヒ素とを拡散する。この
ときホウ素はヒ素よりも拡散速度が速いので、電極形成
パターン４３の側壁側にＮ- 電界緩和部４１，４２が形
成され、その内側にＰ+ ゲート電極１４，１５が形成さ
れ、そして電極形成パターン４３の中央部にＮ+ ゲート
電極１３が形成される。その後、前記図７の（５）で説
明した第３の工程を行うことによって、ＭＯＳ型トラン
ジスタ３が完成する。
イオン注入法によって、ホウ素シリケートガラス膜６２
中にヒ素（Ａｓ+ ）を導入する。そして拡散処理を行っ
て、ホウ素シリケートガラス膜６２中より電極形成パタ
ーン４３の側壁側に、ホウ素とヒ素とを拡散する。この
ときホウ素はヒ素よりも拡散速度が速いので、電極形成
パターン４３の側壁側にＮ- 電界緩和部４１，４２が形
成され、その内側にＰ+ ゲート電極１４，１５が形成さ
れ、そして電極形成パターン４３の中央部にＮ+ ゲート
電極１３が形成される。その後、前記図７の（５）で説
明した第３の工程を行うことによって、ＭＯＳ型トラン
ジスタ３が完成する。
【００５０】上記第１の実施例〜第３の実施例は、Ｐチ
ャネルのＭＯＳ型トランジスタで説明したが、Ｎチャネ
ルのＭＯＳ型トランジスタの場合には、上記説明したＰ
型の部分をＮ型で形成し、Ｎ型の部分をＰ型で形成する
ことにより、上記同様の効果が得られる。
ャネルのＭＯＳ型トランジスタで説明したが、Ｎチャネ
ルのＭＯＳ型トランジスタの場合には、上記説明したＰ
型の部分をＮ型で形成し、Ｎ型の部分をＰ型で形成する
ことにより、上記同様の効果が得られる。
【００５１】
【発明の効果】以上、説明したように請求項１の発明に
よれば、第２導電型のゲート電極の両側に第１導電型の
ゲート電極を設けたので、ＭＯＳ型トランジスタの仕事
関数の向上が図れる。請求項２の発明によれば、マスク
を形成して第２導電型の電極形成膜に第１導電型の不純
物を導入するので、マスクによって第１導電型のゲート
電極と第２導電型のゲート電極とを合わせたゲート電極
の寸法が決定され、また第１導電型のゲート電極は導入
した第１導電型の不純物がマスク下のゲート電極形成膜
に拡散することによって形成されるので、短チャネルの
ＭＯＳ型トランジスタが容易に製造できる。
よれば、第２導電型のゲート電極の両側に第１導電型の
ゲート電極を設けたので、ＭＯＳ型トランジスタの仕事
関数の向上が図れる。請求項２の発明によれば、マスク
を形成して第２導電型の電極形成膜に第１導電型の不純
物を導入するので、マスクによって第１導電型のゲート
電極と第２導電型のゲート電極とを合わせたゲート電極
の寸法が決定され、また第１導電型のゲート電極は導入
した第１導電型の不純物がマスク下のゲート電極形成膜
に拡散することによって形成されるので、短チャネルの
ＭＯＳ型トランジスタが容易に製造できる。
【００５２】請求項３の発明によれば、低抵抗層パター
ンを形成したことにより、動作速度を高めることが可能
になる。請求項４の発明によれば、マスクを形成して低
抵抗層パターンを形成し、さらに当該マスクを用いて第
２導電型の電極形成膜に第１導電型の不純物を導入する
ので、低抵抗層パターンには第１導電型の不純物が導入
されない。このため、後の熱を加える工程において、第
２導電型のゲート電極が第１導電型化されないので、Ｍ
ＯＳ型トランジスタの性能の低下が生じない。
ンを形成したことにより、動作速度を高めることが可能
になる。請求項４の発明によれば、マスクを形成して低
抵抗層パターンを形成し、さらに当該マスクを用いて第
２導電型の電極形成膜に第１導電型の不純物を導入する
ので、低抵抗層パターンには第１導電型の不純物が導入
されない。このため、後の熱を加える工程において、第
２導電型のゲート電極が第１導電型化されないので、Ｍ
ＯＳ型トランジスタの性能の低下が生じない。
【００５３】請求項５の発明によれば、第２導電型のゲ
ート電極の両側に第１導電型のゲート電極を設けたの
で、ＭＯＳ型トランジスタの仕事関数を高めることがで
きるとともに、第１導電型の第２ゲート電界の外側に第
２導電型の電界緩和部を設けたので、ドレイン端での電
界が緩和でき、例えばホットキャリア耐性をたかめるこ
とができる。よって、ＭＯＳ型トランジスタの電気的特
性の向上が図れる。請求項６の発明によれば、電極形成
パターンを形成した後、当該電極形成パターンの両側よ
り第１導電型の不純物と第２導電型の不純物とを導入す
ることにより、第２導電型のゲート電極の両側に仕事関
数を高める第１導電型のゲート電極とドレイン端の電界
を緩和する第２導電型の電界緩和部とが容易に形成でき
る。
ート電極の両側に第１導電型のゲート電極を設けたの
で、ＭＯＳ型トランジスタの仕事関数を高めることがで
きるとともに、第１導電型の第２ゲート電界の外側に第
２導電型の電界緩和部を設けたので、ドレイン端での電
界が緩和でき、例えばホットキャリア耐性をたかめるこ
とができる。よって、ＭＯＳ型トランジスタの電気的特
性の向上が図れる。請求項６の発明によれば、電極形成
パターンを形成した後、当該電極形成パターンの両側よ
り第１導電型の不純物と第２導電型の不純物とを導入す
ることにより、第２導電型のゲート電極の両側に仕事関
数を高める第１導電型のゲート電極とドレイン端の電界
を緩和する第２導電型の電界緩和部とが容易に形成でき
る。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図である。
【図３】第１の実施例の別の製造工程図である。
【図４】第２の実施例の概略構成断面図である。
【図５】第２の実施例の製造工程図である。
【図６】第３の実施例の概略構成断面図である。
【図７】第３の実施例の製造工程図である。
【図８】第３の実施例の別の製造工程図である。
【図９】従来例の概略構成断面図である。
【図１０】従来例の等価回路図である。
１ ＭＯＳ型トランジスタ ２ ＭＯＳ型トランジスタ ３ ＭＯＳ型トランジスタ １１ 第１導電型（Ｐ型）の半導体基体 １２ ゲート絶縁膜 １３ 第２導電型の（Ｎ+ ）ゲート電極 １４ 第１導電型の（Ｐ+ ）ゲート電極 １５ 第１導電型の（Ｐ+ ）ゲート電極 １６ 第２導電型の（Ｎ+ ）ソース・ドレイン領域 １７ 第２導電型の（Ｎ+ ）ソース・ドレイン領域 ２１ α−シリコン膜 ２４ マスク ３１ 低抵抗層パターン ３４ 低抵抗層形成膜 ４１ 第２導電型の（Ｎ- ）電界緩和部 ４２ 第２導電型の（Ｎ- ）電界緩和部 ４３ 電極形成パターン
Claims (6)
- 【請求項１】 第１導電型の半導体基体上に形成したゲ
ート絶縁膜と、 前記ゲート絶縁膜の上面に形成した第２導電型のゲート
電極と、 前記第２導電型のゲート電極の両側に形成した第１導電
型のゲート電極と、 前記第１導電型のゲート電極に対して前記第２導電型の
ゲート電極側とは反対側における前記第１導電型の半導
体基体の上層に形成した第２導電型のソース・ドレイン
領域とよりなることを特徴とするＭＯＳ型トランジス
タ。 - 【請求項２】 第１導電型の半導体基体上にゲート絶縁
膜を形成した後、さらに第２導電型の電極形成膜を形成
する第１の工程と、 前記第２導電型の電極形成膜上の所定の部分にマスクを
形成し、次いで当該マスクを用いて当該第２導電型の電
極形成膜中に第１導電型の不純物を導入することによ
り、第１導電型のゲート電極を形成するとともに前記マ
スク下の第２導電型の電極形成膜で第２導電型のゲート
電極を形成する第２の工程と、 前記第１導電型のゲート電極に対して前記第２導電型の
ゲート電極側とは反対側における前記第１導電型の半導
体基体の上層に第２導電型のソース・ドレイン領域を形
成する第３の工程とを行うことを特徴とするＭＯＳ型ト
ランジスタ。 - 【請求項３】 請求項１記載のＭＯＳ型トランジスタに
おいて、 少なくとも前記第２導電型のゲート電極の上面に低抵抗
層パターンを形成したことを特徴とするＭＯＳ型トラン
ジスタ。 - 【請求項４】 第１導電型の半導体基体上にゲート絶縁
膜を形成した後、第２導電型の電極形成膜と低抵抗層形
成膜とを積層状態に形成する第１の工程と、 前記低抵抗層形成膜上にマスクを形成し、当該マスクを
用いたエッチングによって当該低抵抗層形成膜で低抵抗
層パターンを形成する第２の工程と、 前記マスクを用いて第２導電型の電極形成膜の所定の部
分に第１導電型の不純物を導入することにより、前記第
２導電型の電極形成膜で第２導電型のゲート電極を形成
するとともに、当該第２導電型ゲート電極の両側に前記
第１導電型の不純物を導入した部分で第１導電型のゲー
ト電極を形成する第３の工程と、 前記第１導電型のゲート電極に対して前記第２導電型の
ゲート電極側とは反対側における前記第１導電型の半導
体基体の上層に第２導電型のソース・ドレイン領域を形
成する第４の工程とを行うことを特徴とするＭＯＳ型ト
ランジスタ。 - 【請求項５】 第１導電型の半導体基体上に形成したゲ
ート絶縁膜と、 前記ゲート絶縁膜の上面に形成した第２導電型のゲート
電極と、 前記第２導電型のゲート電極の両側に形成した第１導電
型のゲート電極と、 前記第２導電型のゲート電極の不純物濃度よりも低い不
純物濃度のものであって、前記各第１導電型のゲート電
極に対して前記第２導電型のゲート電極側とは反対側に
形成した第２導電型の電界緩和部と、 前記第２導電型の電界緩和部に対して前記第２導電型の
ゲート電極側とは反対側における前記第１導電型の半導
体基体の上層に形成した第２導電型のソース・ドレイン
領域とよりなることを特徴とするＭＯＳ型トランジス
タ。 - 【請求項６】 第１導電型の半導体基体上にゲート絶縁
膜を形成した後、さらに当該ゲート絶縁膜の上面に第２
導電型の電極形成膜を形成する第１の工程と、 前記第２導電型の電極形成膜で電極形成パターンを形成
した後、当該電極形成パターンの両側より第１導電型の
不純物と第２導電型の不純物とを導入することにより、
当該第２導電型のゲート電極形成膜で第２導電型のゲー
ト電極を形成するとともに、当該第２導電型のゲート電
極の両側に、第１導電型のゲート電極と、第２導電型の
ゲート電極よりも不純物濃度が低い第２導電型の電界緩
和部とを形成する第２の工程と、 前記第２導電型の電界緩和部に対して前記第２導電型の
ゲート電極側とは反対側における前記第１導電型の半導
体基体の上層に第２導電型のソース・ドレイン領域を形
成する第３の工程とを行うことを特徴とするＭＯＳ型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291392A JPH0661482A (ja) | 1992-08-07 | 1992-08-07 | Ｍｏｓ型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23291392A JPH0661482A (ja) | 1992-08-07 | 1992-08-07 | Ｍｏｓ型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661482A true JPH0661482A (ja) | 1994-03-04 |
Family
ID=16946804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23291392A Pending JPH0661482A (ja) | 1992-08-07 | 1992-08-07 | Ｍｏｓ型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661482A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593909A (en) * | 1993-06-25 | 1997-01-14 | Samsung Electronics Co., Ltd. | Method for fabricating a MOS transistor having an offset resistance |
| US5998848A (en) * | 1998-09-18 | 1999-12-07 | International Business Machines Corporation | Depleted poly-silicon edged MOSFET structure and method |
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
| JP2013201401A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-08-07 JP JP23291392A patent/JPH0661482A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5593909A (en) * | 1993-06-25 | 1997-01-14 | Samsung Electronics Co., Ltd. | Method for fabricating a MOS transistor having an offset resistance |
| US5894157A (en) * | 1993-06-25 | 1999-04-13 | Samsung Electronics Co., Ltd. | MOS transistor having an offset resistance derived from a multiple region gate electrode |
| US5998848A (en) * | 1998-09-18 | 1999-12-07 | International Business Machines Corporation | Depleted poly-silicon edged MOSFET structure and method |
| US6100143A (en) * | 1998-09-18 | 2000-08-08 | International Business Machines Corporation | Method of making a depleted poly-silicon edged MOSFET structure |
| JP2013514663A (ja) * | 2009-12-23 | 2013-04-25 | インテル コーポレイション | デュアル仕事関数ゲート構造 |
| JP2012191088A (ja) * | 2011-03-13 | 2012-10-04 | Seiko Instruments Inc | 半導体装置および基準電圧生成回路 |
| JP2013201401A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| US9324860B2 (en) | 2012-03-26 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
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