JPH0992728A - 相補型ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents

相補型ｍｏｓ電界効果トランジスタおよびその製造方法

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JPH0992728A
JPH0992728A JP7242955A JP24295595A JPH0992728A JP H0992728 A JPH0992728 A JP H0992728A JP 7242955 A JP7242955 A JP 7242955A JP 24295595 A JP24295595 A JP 24295595A JP H0992728 A JPH0992728 A JP H0992728A
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well
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gate electrode
forming
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Hirokazu Sayama
弘和 佐山
Takashi Kuroi
隆 黒井
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Abstract

(57)【要約】 【課題】 素子特性を向上させることができるように改
良された、デュアルゲート電極構造を有する相補型ＭＯ
Ｓ電界効果トランジスタを得ること。 【解決手段】 ｎチャネルＭＯＳＦＥＴの第１のゲート
電極３０は、第１のバリア膜１３ａを含み、ｐチャネル
ＭＯＳＦＥＴの第２のゲート電極３３は、第２のバリア
膜１３ｂを含む。第１のバリア膜１３ａは、トンネル現
象を利用して、電位を、第１の導電膜５ａから第１の多
結晶シリコン膜３６へ伝えられるように十分に薄くされ
た膜厚を有している。第２のバリア膜１３ｂは、トンネ
ル現象を利用して、電位を、第２の導電膜５ｂから第２
のシリコン膜３７へ伝えられるように十分に薄くされて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に、相補型
ＭＯＳ電界効果トランジスタに関するものであり、より
特定的には、素子特性を向上させることができるように
改良された相補型ＭＯＳ電界効果トランジスタに関す
る。この発明は、また、そのような相補型ＭＯＳ電界効
果トランジスタの製造方法に関する。
【０００２】
【従来の技術】半導体回路を製造する上で、トランジス
タのゲート電極および配線層の抵抗による動作遅延を防
ぐために、ゲート電極および配線層の低抵抗化が必要で
ある。この低抵抗化を実現するために、一般的にゲート
電極や配線層に、リンをドーピングした多結晶シリコン
膜とメタルシリサイド膜の積層膜が用いられている。
【０００３】また、図２４に示す相補型ＭＯＳ電界効果
トランジスタ（以下、ＣＭＯＳと略する。）を構成する
場合には、ｐチャネルＭＯＳ電界効果トランジスタ２０
の短チャネル効果を抑制するために、ゲート電極にｐ型
不純物をドーピングした多結晶シリコン膜２１を用いる
のが有効である。しかし、この場合、ｎチャネルＭＯＳ
ＦＥＴ２２のゲート電極には、ｎ型不純物がドーピング
された多結晶シリコン膜２３を用いる。すなわち、ＣＭ
ＯＳを構成する場合には、２種類のゲート電極を有する
デュアルゲート構造とする必要がある。
【０００４】ここで、デュアルゲート構造という用語
は、シングルゲート構造に対する用語である。ＣＭＯＳ
を構成する場合に、第１のゲート電極と第２のゲート電
極中に同じ型のドーパントが注入されている場合、シン
グルゲート構造であると呼び、異なる種類のドーパント
が注入されている場合に、デュアルゲート構造と呼んで
いる。
【０００５】デュアルゲート構造では、ｎ型およびｐ型
不純物がドーピングされた２種類の多結晶シリコン膜２
０，２２を接続するために、多結晶シリコン膜２１，２
２上に、メタルシリサイド膜またはメタル膜２４を、そ
れぞれ形成しなければならない。もしも、メタルシリサ
イド膜またはメタル膜２４を形成せずに、ｎ型不純物が
注入された多結晶シリコン膜２３とｐ型不純物が注入さ
れた多結晶シリコン膜２１とを、たとえば、ｎ型不純物
が注入された多結晶シリコン配線で接続した場合、ｐ型
の多結晶シリコン膜２１とｎ型の多結晶シリコン配線間
では、ｐｎ接合によって、電流が流れなくなるからであ
る。
【０００６】次に、従来のデュアルゲート電極構造を有
するＣＭＯＳの製造方法について説明する。
【０００７】図２５を参照して、半導体基板、たとえば
シリコン基板１の表面中に、素子分離酸化膜２を形成す
る。ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと省略す
る。）を形成する予定の領域に、ｎウェル８を形成し、
ｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと省略する）
を形成する予定の領域に、ｐウェル９を形成する。シリ
コン基板１の上に、ゲート絶縁膜となるゲート絶縁層３
を形成し、さらに、多結晶シリコン４を形成する。
【０００８】図２６を参照して、多結晶シリコン膜４
の、ｎＭＯＳを形成する領域の上以外の部分を覆うレジ
スト膜２６を形成する。レジスト膜２６をマスクにし
て、Ｂイオンを、多結晶シリコン膜４中にイオン注入す
ることにより、ｐ型不純物をドーピングする。その後、
レジスト２６を除去する。
【０００９】図２７を参照して、多結晶シリコン膜４中
の、ｐＭＯＳを形成する領域の上以外の部分を覆うレジ
スト膜２８を形成する。
【００１０】図２７中の、多結晶シリコン膜４中の、ｎ
ＭＯＳの第２のゲート電極を形成する領域に、開口部２
７を有するレジスト膜２８を形成する。レジスト膜２８
をマスクにして、Ａｓイオンを、多結晶シリコン膜４中
にイオン注入することにより、ｎ型不純物をドーピング
する。レジスト２８を除去する。
【００１１】図２８を参照して、多結晶シリコン膜４上
に、スパッタ法により、タングステンシリサイド層５を
形成する。
【００１２】図２９を参照して、タングステンシリサイ
ド層５の上であって、第１のゲート電極および第２のゲ
ート電極を形成する領域に、レジスト膜２９を形成す
る。図２９と図３０を参照して、レジスト膜２９をマス
クにして、タングステンシリサイド層５、多結晶シリコ
ン膜４、およびゲート絶縁層３をエッチングし、第１の
ゲート電極３０および第２のゲート電極３１を形成す
る。その後、図３１を参照して、レジスト膜２９を除去
する。
【００１３】図３２を参照して、写真製版技術、イオン
注入技術を用いて、ｐ型ソース／ドレイン領域７ａを形
成する。
【００１４】また、同様に、写真製版技術、イオン注入
技術を用いて、シリコン基板１の表面にＡｓイオンをイ
オン注入し、ｎ型ソース／ドレイン領域７ｂを形成す
る。
【００１５】これによって、デュアルゲートを有するＣ
ＭＯＳ電界効果トランジスタが完成する。
【００１６】
【発明が解決しようとする課題】さて、従来のＣＭＯＳ
では、次に述べる２つの問題点があった。
【００１７】第１の問題点は、図３２を参照して、第１
および第２のゲート電極３０，３１の第１および第２の
多結晶シリコン膜３６，３７中のドーパントが、第１の
タングステンシリサイド膜３８，３９中に吸い上げられ
てしまうことである。ゲート電極３０，３１の多結晶シ
リコン膜３６，３７中のドーパント濃度が低くなると、
ゲート電極３０，３１とゲート絶縁膜４０の界面に、空
乏層が形成され、ひいてはゲート容量が減少する。その
結果、しきい値電圧が上昇するとともに、電流駆動能力
が低下し、回路動作が遅くなるという問題点があった。
【００１８】第２の問題点は、図２８を参照して、ｐ型
不純物にドープされた多結晶シリコン膜４ａ中のボロン
が、タングステンシリサイド層５を通って、ｎ型不純物
がドープされた多結晶シリコン膜４ｂ中へ拡散する。同
時に、ｎ型不純物がドープされた多結晶シリコン膜４ｂ
中の砒素が、タングステンシリサイド層５を通って、ｐ
型不純物がドープされた多結晶シリコン膜４ａ中へ拡散
する。その結果、ゲート電極の仕事関数が変化し、トラ
ンジスタのしきい値電圧が変化し、電流駆動能力が低下
するという問題点があった。
【００１９】この発明は、上記のような問題点を解決す
るためになされたもので、ゲート電極の仕事関数が変化
しないように改良された、デュアルゲート構造を有する
相補型ＭＯＳ電界効果トランジスタを提供することを目
的とする。
【００２０】この発明はまた、トランジスタのしきい値
電圧を変化させないように改良されたデュアルゲート構
造を有する相補型ＭＯＳ電界効果トランジスタを提供す
ることを目的とする。
【００２１】この発明のさらに他の目的は、電流駆動能
力が低下しないように改良された、デュアルゲート構造
を有する相補型ＭＯＳ電界効果トランジスタを提供する
ことにある。
【００２２】この発明は、さらに、そのような、デュア
ルゲート構造を有する相補型ＭＯＳ電界効果トランジス
タの製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】この発明の第１の局面に
従う相補型ＭＯＳ電界効果トランジスタは、半導体基板
を備える。上記半導体基板の表面中に、ｎウェルとｐウ
ェルが形成されている。上記ｐウェル内に、第１のゲー
ト電極を有するｎチャネルＭＯＳＦＥＴが形成されてい
る。上記ｎウェル内に、第２のゲート電極を有するｐチ
ャネルＭＯＳＦＥＴとが形成されている。上記第１のゲ
ート電極は、ゲート絶縁膜を介在させて上記ｐウェルの
上に設けられ、第１導電型不純物が注入された第１のシ
リコン膜と、該第１のシリコン膜の上に設けられた第１
のバリア膜と、該第１のバリア膜の上に設けられ、メタ
ルまたはメタルシリサイドで形成された第１の導電膜
と、を含む。上記第２のゲート電極は、ゲート絶縁膜を
介在させて上記ｎウェルの上に設けられ、第２導電型不
純物が注入された第２のシリコン膜と、該第２のシリコ
ン膜の上に設けられた第２のバリア膜と、該第２のバリ
ア膜の上に設けられ、メタルまたはメタルシリサイドで
形成された第２の導電膜とを含む。上記第１のバリア膜
は、トンネル現象を利用して、電位を、上記第１の導電
膜から上記第１のシリコン膜へ伝えられるように十分に
薄くされた膜厚を有している。上記第２のバリア膜は、
トンネル現象を利用して、電位を上記第２の導電膜か
ら、上記第２のシリコン膜へ伝えられるように十分に薄
くされた膜厚を有している。
【００２４】この発明の第２の局面に従う、相補型ＭＯ
Ｓ電界効果トランジスタは、半導体基板を備える。上記
半導体基板の表面中に、ｎウェルとｐウェルが形成され
ている。上記ｐウェルに、第１のゲート電極を有するｎ
チャネルＭＯＳＦＥＴが形成されている。上記ｎウェル
に、第２のゲート電極を有するｐチャネルＭＯＳＦＥＴ
が形成されている。上記第１のゲート電極は、ゲート絶
縁膜を介在させて上記ｐウェルの上に設けられ、第１導
電型不純物が注入された第１のシリコン膜と、該第１の
シリコン膜の上に設けられ、メタルシリサイドからなる
第１のバリア膜と、該第１のバリア膜の上に設けられ、
メタルまたはメタルシリサイドで形成された第１の導電
膜とを含む。上記第２のゲート電極は、ゲート絶縁膜を
介在させて上記ｎウェルの上に設けられ、第２導電型不
純物が注入された第２のシリコン膜と、該第２のシリコ
ン膜の上に設けられたメタルシリサイドからなる第２の
バリア膜と、該第２のバリア膜の上に設けられ、メタル
またはメタルシリサイドで形成された第２の導電膜と、
を含む。
【００２５】この発明の第３の局面に従う相補型ＭＯＳ
電界効果トランジスタは、半導体基板を備える。上記半
導体基板の表面中にｎウェルとｐウェルが形成されてい
る。上記ｐウェルに、第１のゲート電極を有するｎチャ
ネルＭＯＳＦＥＴが形成されている。上記ｎウェルに、
第２のゲート電極を有するｐチャネルＭＯＳＦＥＴが形
成されている。上記第１のゲート電極は、ゲート絶縁膜
を介在させて上記ｐウェルの上に設けられ、第１導電型
不純物が注入された第１のシリコン膜と、該第１のシリ
コン膜の上に設けられた金属窒化物からなる第１のバリ
ア膜と、該第１のバリア膜の上に設けられたメタルまた
はメタルシリサイドで形成された第１の導電膜とを含
む。上記第２のゲート電極は、ゲート絶縁膜を介在させ
て上記ｎウェルの上に設けられ、第２導電型不純物が注
入された第２のシリコン膜と、該第２のシリコン膜の上
に設けられた金属窒化物からなる第２のバリア膜と、該
第２のバリア膜の上に設けられ、メタルまたはメタルシ
リサイドで形成された第２の導電膜と、を含む。
【００２６】この発明の第４の局面に従う、相補型ＭＯ
Ｓ電界効果トランジスタの製造方法は、ｐウェル内に形
成されたｎチャネルＭＯＳＦＥＴとｎウェル内に形成さ
れたｐチャネルＭＯＳＦＥＴとを有する相補型ＭＯＳＦ
ＥＴの製造方法に係る。半導体基板の表面中に、ｎウェ
ルとｐウェルを形成する。上記半導体基板の上にゲート
絶縁層を形成する。上記ゲート絶縁層を介在させて、上
記半導体基板の上に非単結晶シリコン膜を形成する。上
記非単結晶シリコン膜中の、上記ｐチャネルＭＯＳＦＥ
Ｔの第１のゲート電極を形成する領域に、第１導電型不
純物を注入する。上記非単結晶シリコン膜中の、上記ｎ
チャネルＭＯＳＦＥＴの第２のゲート電極を形成する領
域に、第２導電型不純物を注入する。上記非単結晶シリ
コン膜の上にバリア層を形成する。上記バリア層の上
に、メタルシリサイドまたはメタルで形成された導電体
層を形成する。上記非単結晶シリコン膜、上記バリア
層、および上記導電体層をパターニングし、それによっ
て、上記ｎウェルの上に、上記第１導電型不純物が注入
された第１のシリコン膜、第１のバリア膜および第１の
導電膜が積層されてなる第１のゲート電極を形成し、上
記ｐウェルの上に、上記第２導電型不純物が注入された
第２のシリコン膜、第２のバリア膜および第２の導電膜
が積層されてなる第２のゲート電極を形成する。上記バ
リア層の膜厚を、トンネル現象を利用して、電位を、上
記第１の導電膜から上記第１のシリコン膜へ伝えられる
ように十分に薄くされた膜厚に選んでいる。
【００２７】この発明の第５の局面に従う相補型ＭＯＳ
電界効果トランジスタの製造方法は、ｐウェル内に形成
されたｎチャネルＭＯＳＦＥＴと、ｎウェル内に形成さ
れたｐチャネルＭＯＳＦＥＴを有する相補型ＭＯＳ電界
効果トランジスタの製造方法に係る。まず、半導体基板
の表面中にｎウェルとｐウェルを形成する。上記半導体
基板の上にゲート絶縁層を形成する。上記ゲート絶縁層
を介在させて、上記半導体基板の上に非単結晶シリコン
膜を形成する。上記非単結晶シリコン膜中の、上記ｐチ
ャネルＭＯＳＦＥＴの第１のゲート電極を形成する領域
に、第１導電型不純物を注入する。上記非単結晶シリコ
ン膜中の、上記ｎチャネルＭＯＳＦＥＴの第２のゲート
電極を形成する領域に、第２導電型不純物を注入する。
上記非単結晶シリコン膜の上にメタル層をスパッタ法で
形成する。上記メタル層の上に、メタルシリサイドまた
はメタルで形成された導電体層を形成する。上記メタル
層をメタルシリサイド層に変える。上記非単結晶シリコ
ン膜、上記メタルシリサイド層、および上記導電体層を
パターニングし、それによって、上記ｎウェルの上に、
上記第１導電型不純物が注入された第１のシリコン膜、
第１のメタルシリサイド膜および第１の導電膜が積層さ
れてなる第１のゲート電極を形成し、上記ｐウェルの上
に、上記第２導電型不純物が注入された第２のシリコン
膜、第２のメタルシリサイド膜および第２の導電膜が積
層されてなる第２のゲート電極を形成する。
【００２８】この発明の第５の局面に従う相補型ＭＯＳ
電界効果トランジスタの製造方法は、ｐウェル内に形成
されたｎチャネルＭＯＳＦＥＴとｎウェル内に形成され
たｐチャネルＭＯＳＦＥＴとを有する相補型ＭＯＳ電界
効果トランジスタの製造方法に係る。まず、半導体基板
の表面中にｎウェルとｐウェルを形成する。上記半導体
基板の上にゲート絶縁層を形成する。上記ゲート絶縁層
を介在させて、上記半導体基板の上に非単結晶シリコン
膜を形成する。上記非単結晶シリコン膜中の、上記ｐチ
ャネルＭＯＳＦＥＴの第１のゲート電極を形成する領域
に、第１導電型不純物を注入する。上記非単結晶シリコ
ン膜中の、上記ｎチャネルＭＯＳＦＥＴの第２のゲート
電極を形成する領域に、第２導電型不純物を注入する。
上記非単結晶シリコン膜の上に金属窒化層をスパッタ法
で形成する。上記金属窒化層の上に、メタルシリサイド
またはメタルで形成された導電体層を形成する。上記非
単結晶シリコン膜、上記金属窒化層、および上記導電体
層をパターニングし、それによって、上記ｎウェルの上
に、上記第１導電型不純物が注入された第１のシリコン
膜、第１の金属窒化膜および第１の導電膜が積層されて
なる第１のゲート電極を形成し、上記ｐウェルの上に、
上記第２導電型不純物が注入された第２のシリコン酸化
膜、第２の金属窒化膜および第２の導電膜が積層されて
なる第２のゲート電極を形成する。
【００２９】この発明の第７の局面に従う相補型ＭＯＳ
電界効果トランジスタの製造方法は、ｐウェル内に形成
されたｎチャネルＭＯＳＦＥＴと、ｎウェル内に形成さ
れたｐチャネルＭＯＳＦＥＴとを有する相補型ＭＯＳ電
界効果トランジスタの製造方法に係る。半導体基板の表
面中にｎウェルとｐウェルを形成する。上記半導体基板
の上にゲート絶縁層を形成する。上記ゲート絶縁層を介
在させて、上記半導体基板の上に非単結晶シリコン膜を
形成する。上記非単結晶シリコン膜中の、上記ｐチャネ
ルＭＯＳＦＥＴの第１のゲート電極を形成する領域に、
第１導電型不純物を注入する。上記非単結晶シリコン膜
中の、上記ｎチャネルＭＯＳＦＥＴの第２のゲート電極
を形成する領域に、第２導電型不純物を注入する。上記
非単結晶シリコン膜の上にメタル層をスパッタ法で形成
する。上記メタル層を金属窒化層に変える。上記金属窒
化層の上に、メタルシリサイドまたはメタルで形成され
た導電体層を形成する。上記非単結晶シリコン膜、上記
金属窒化膜、および上記導電体層をパターニングし、そ
れによって、上記ｎウェルの上に、上記第１導電型不純
物が注入された第１のシリコン膜、第１の金属窒化膜お
よび第１の導電膜が積層されてなる第１のゲート電極を
形成し、上記ｐウェルの上に、上記第２導電型不純物が
注入された第２のシリコン膜、第２の金属窒化膜および
第２の導電膜が積層されてなる第２のゲート電極を形成
する。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図について説明する。
【００３１】発明の実施の形態１ 図１は、実施の形態１に係るデュアルゲート構造を有す
る相補型ＭＯＳ電界効果トランジスタの断面図である。
【００３２】図１を参照してシリコン基板１の主表面中
に、ｎウェル４１とｐウェル４２が形成されている。ｐ
ウェル４２内に、第１のゲート電極３０を有するｎチャ
ネルＭＯＳＦＥＴ２２が形成されている。ｎウェル４１
内に、第２のゲート電極３１を有するｐチャネルＭＯＳ
ＦＥＴ２０が形成されている。
【００３３】第１のゲート電極３０は、ゲート絶縁膜３
を介在させてｐウェル４２の上に設けられ、ｎ型不純物
が注入された第１の多結晶シリコン膜３６と、第１の多
結晶シリコン膜３６の上に設けられた第１のシリコン酸
化膜１３ａと、第１シリコン酸化膜１３ａの上に設けら
れたタングステンシリサイド膜５ａとを含む。第１のシ
リコン酸化膜１３ａは、トンネル現象を利用して、電位
を、タングステンシリサイド膜５ａから多結晶シリコン
膜３６へ伝えられるように十分に薄くされた膜厚を有し
ている。シリコン酸化膜１３ａの好ましい膜厚は、３０
Å以下である。
【００３４】第２のゲート電極３１は、ゲート絶縁膜３
を介在させてｎウェル４１の上に設けられ、ｐ型不純物
が注入された第２の多結晶シリコン膜３７と、第２の多
結晶シリコン膜３７の上に設けられた第２のシリコン酸
化膜１３ｂと、第２のシリコン酸化膜１３ｂの上に設け
られた、導電膜としてのタングステンシリサイド膜５ｂ
とを含む。第２のシリコン酸化膜１３ｂは、トンネル現
象を利用して、電位を、タングステンシリサイド膜５ｂ
から第２の多結晶シリコン膜３７へ伝えられるように十
分に薄くされた膜厚を有している。第２の多結晶シリコ
ン膜厚３７の好ましい膜厚は、３０Å以下である。
【００３５】ｐウェル４２の主表面中であって、第１の
ゲート電極３０の両側には、ｎ型ソース／ドレイン領域
７ｂが設けられている。ｎウェル４１の主表面中であっ
て、第２のゲート電極３１の両側には、ｐ型ソース／ド
レイン領域７ａが形成されている。
【００３６】第１および第２のシリコン酸化膜１３ａ，
１３ｂ中では、リン、ヒ素、ボロンなどのドーパントの
拡散が、多結晶シリコン膜３６，３７中に比べて極めて
小さい。そのため、多結晶シリコン膜３６，３７中のド
ーパントが、タングステンシリサイド膜５ａ，５ｂ中に
拡散するのを抑制することができる。また、シリコン酸
化膜１３ａ，１３ｂは極めて薄いため、電圧印加時に、
電子がトンネル電流として流れるために、電圧降下がほ
とんどなく、電位をタングステンシリサイド膜５ａ，５
ｂから多結晶シリコン膜３６，３７へ伝えることができ
る。そのため、しきい値電圧の上昇やゲート電極の空乏
化を抑制することができ、ひいては高駆動能力を有する
ＣＭＯＳ電界効果トランジスタとなる。また、後述する
ように、ドーパントの相互拡散を抑制することができる
という効果も奏する。
【００３７】なお、上記発明の実施の形態１では、バリ
ア膜として、シリコン酸化膜を例示したが、トンネル現
象を利用して電位を、タングステンシリサイド膜５ａ，
５ｂから多結晶シリコン膜３６，３７へ伝えられるよう
に十分に薄くされた膜厚を有するものなら、何でもよ
い。たとえば、シリコン窒化膜を用いてもよい。この場
合、シリコン窒化膜の膜厚は、３０Å以下であるのが好
ましい。
【００３８】また、上記実施の形態では、導電膜として
タングステンシリサイドを例示したが、その他のメタル
またはメタルシリサイドで構成してもよい。
【００３９】さらに、上記実施の形態では、非単結晶シ
リコン膜の一例として多結晶シリコン膜を例示したが、
この発明はこれに限られるものでない。
【００４０】発明の実施の形態２ 図２は、発明の実施の形態２に係る相補型ＭＯＳ電界効
果トランジスタの断面図である。本実施の形態に係るＣ
ＭＯＳは、図１に示すＣＭＯＳと、以下の点を除いて同
一であるので、同一または相当する部分には、同一の参
照番号を付し、その説明は繰り返さない。
【００４１】図２に示すＣＭＯＳが図１に示すＣＭＯＳ
と異なる点は、バリア膜として、Ｃｏシリサイド膜を使
用している点である。Ｃｏシリサイド膜１５は、タング
ステンシリサイド膜５ａ，５ｂと多結晶シリコン膜３
６，３７の間にＣｏ膜を形成し、これを熱処理すること
によって形成される。熱処理法によって得たＣｏシリサ
イド膜１５は、スパッタ法で形成されたＣｏシリサイド
膜に比べて密度が高いために、多結晶シリコン膜３６，
３７中のドーパントが、タングステンシリサイド膜５
ａ，５ｂ中に拡散するのを抑制する効果がある。そのた
め、しきい値電圧の上昇やゲート電極の空乏化が抑制で
き、ひいては高駆動能力を有するＣＭＯＳ電界効果トラ
ンジスタが実現できる。
【００４２】なお、上記発明の実施の形態では、シリサ
イド膜としてＣｏシリサイド膜を提示したが、この発明
はこれに限られるものではなく、Ｎｉ、Ｐｔ、Ｔａを多
結晶シリコンと反応させて得たシリサイド膜であっても
よい。
【００４３】発明の実施の形態３ 図３は、発明の実施の形態３に係るＣＭＯＳの断面図で
ある。図３に示すＣＭＯＳは図１に示すＣＭＯＳと、以
下の点を除いて、同一であるので、同一または相当する
部分には、同一の参照番号を付し、その説明を繰り返さ
ない。
【００４４】図３に示すＣＭＯＳが図１に示すＣＭＯＳ
と異なる点は、バリア膜として、窒化チタン膜１６を用
いている点である。
【００４５】窒化チタン膜１６は、多結晶シリコン膜３
６，３７中のドーパントがタングステンシリサイド膜５
ａ，５ｂ中に拡散するのを抑制する効果がある。そのた
め、しきい値電圧の上昇やゲート電極の空乏化が抑制で
き、ひいては高駆動能力を有するＣＭＯＳ電界効果トラ
ンジスタが実現できる。
【００４６】また、窒化チタン膜の代わりに、Ｗ、Ｍ
ｏ、Ｔａの窒化膜を用いても同様の効果を実現する。
【００４７】発明の実施の形態４ 図４は、発明の実施の形態４に係るＣＭＯＳＦＥＴの断
面図である。図４に示すＣＭＯＳは図３に示すＣＭＯＳ
と、以下の点を除いて、同一であるので、同一または相
当する部分には同一の参照番号を付し、その説明を繰り
返さない。
【００４８】図４に示すＣＭＯＳが図３に示すＣＭＯＳ
と異なる点は、多結晶シリコン膜３６，３７中に、リン
やヒ素等のドーパント以外に、窒素を注入している点で
ある。窒素は、１０18〜１０20ａｔｏｍｓ／ｃｍ3 注入
されるのが好ましい。
【００４９】多結晶シリコン膜３６，３７中に含まれて
いる窒素は、ボロン、リン、ヒ素等のドーパントよりも
拡散しやすく、ドーパントの拡散を抑制する性質を有す
る。そのため、ドーパントが多結晶シリコン膜３６，３
７からタングステンシリサイド膜５中へ拡散するのを抑
制する効果がある。そのため、しきい値電圧の上昇やゲ
ート電極の空乏化を抑制でき、ひいては高駆動能力を有
するＣＭＯＳＦＥＴを実現することができる。
【００５０】発明の実施の形態５ 図５〜図１２は、図１に示すＣＭＯＳＦＥＴの製造方法
の順序の各工程における半導体装置の断面図である。
【００５１】図５を参照して、シリコン基板１の主表面
中に、ＬＯＣＯＳ（(LOCal Oxidation of Silicon ）法
により、素子分離酸化膜２を形成する。熱酸化により、
シリコン基板１の主表面に、厚さ１０〜２００Åのゲー
ト酸化膜３を形成し、その上にＣＶＤ法により１００〜
２０００Åの多結晶シリコン膜４を形成する。
【００５２】図６を参照して、多結晶シリコン膜４中
の、ｐチャネルＭＯＳＦＥＴを形成する領域の上以外の
部分を覆う、レジスト膜２６をシリコン基板１の上に形
成する。レジスト膜２６をマスクにして、ボロンイオン
を、多結晶シリコン膜４中に注入する。レジスト膜２６
を除去する。
【００５３】図７を参照して、多結晶シリコン膜４中
の、ｎチャネルＭＯＳＦＥＴを形成する領域の上以外の
部分を覆う、レジスト膜２８をシリコン基板１の上に形
成する。レジスト２８をマスクにして、多結晶シリコン
膜４中にヒ素イオンを注入する。レジスト膜２８を除去
する。
【００５４】図８を参照して、多結晶シリコン膜４の上
に、トンネル現象を利用することのできる、３０Å以下
のシリコン酸化膜１３をＣＶＤ法により堆積する。シリ
コン酸化膜１３の上に、スパッタ法により、厚さ１００
〜２０００Åのタングステンシリサイド膜５を形成す
る。
【００５５】図９を参照して、タングステンシリサイド
膜５の上であって、かつｎチャネルＭＯＳＦＥＴの第１
のゲート電極およびｐチャネルＭＯＳＦＥＴの第２のゲ
ート電極を形成する予定の部分の上に、レジスト膜２９
を形成する。
【００５６】図９と図１０を参照して、レジスト膜２９
をマスクにして、タングステンシリサイド膜５、シリコ
ン酸化膜１３、多結晶シリコン膜４、およびゲート絶縁
膜３を選択的にエッチングする。図１０と図１１を参照
して、レジスト膜２９を除去することによって、第１の
ゲート電極３０、第２のゲート電極３１を形成する。
【００５７】図１２を参照して、写真製版技術、イオン
注入技術を用いて、ｐチャネルＭＯＳＦＥＴを形成する
領域にボロンイオンを注入し、ｐ型ＬＤＤソース／ドレ
イン領域７ａを形成する。同様に、写真製版技術、イオ
ン注入技術を用いて、ｎチャネルＭＯＳＦＥＴを形成す
る領域に、Ｐ、Ｓｂ、ヒ素イオンを注入し、ｎ型ＬＤＤ
ソース／ドレイン領域７ｂを形成する（ＬＤＤ層の形成
条件：１〜５０ｋｅＶ，１×１０12〜４×１０15ａｔｏ
ｍｓ／ｃｍ2 ；ソース・ドレイン層の形成条件：１０〜
１００ｋｅＶ，１×１０13〜４×１０16ａｔｏｍｓ／ｃ
ｍ2 ，熱処理５００〜１０００℃，１０〜３６０分）。
これらの処理の結果として、サイドウォールスペーサ６
が形成される。最後に、熱処理を加えることによって、
デュアルゲートＣＭＯＳＦＥＴが完成する。
【００５８】図１２を参照して、シリコン酸化膜１３中
では、リン、ヒ素、ボロンなどのドーパントの拡散が、
多結晶シリコン膜４中に比べて極めて小さい。また、一
般にＣＶＤ法により形成したシリコン酸化膜は、熱酸化
により形成した酸化膜に比べて多孔質であり、絶縁性が
悪い。これらの性質に基づいて、タングステンシリサイ
ド膜５に印加した電圧を、確実に、多結晶シリコン膜４
に拡散するのを抑制することができる装置が得られると
いう効果を奏する。また、タングステンシリサイド膜５
と多結晶シリコン膜４の間のシリコン酸化膜１３は極め
て薄いため、電圧印加時に、電子がトンネル電流として
流れるために、電圧降下がほとんどなく、タングステン
シリサイド膜５から多結晶シリコン膜４へ電位を伝える
ことができる。その結果、しきい値電圧の上昇やゲート
電極の空乏化を抑制でき、ひいては高駆動能力を有する
ＣＭＯＳＦＥＴが実現できるという効果を奏する。ま
た、図８を参照して、シリコン酸化膜１３を備えている
ので、多結晶シリコン膜４ａ，４ｂ間のドーパントの相
互拡散を抑制することができる。
【００５９】なお、上記実施の形態では、シリコン酸化
膜１３をＣＶＤ法で形成した場合を例示したが、多結晶
シリコン膜４の表面を熱酸化することによって、これを
形成してもよい。さらに、多結晶シリコン膜の表面を、
過酸化水素溶液中に、２〜１００分間浸すことによっ
て、シリコン酸化膜１３を形成してもよい。
【００６０】発明の実施の形態６ 本発明の実施の形態は、バリア膜としてのシリコン窒化
膜を有するＣＭＯＳの製造方法に係る。
【００６１】まず、発明の実施の形態１と同様に、図５
〜図７に示す処理を行なう。その後、図１３を参照し
て、多結晶シリコン膜４の上に、ＣＶＤ法で、膜厚３０
Å以下の、トンネル現象を利用することのできるシリコ
ン窒化膜１３ａを堆積させる。続いて、スパッタ法によ
り、厚さ１００〜２０００Åのタングステンシリサイド
膜５を形成する。その後、発明の実施の形態１と同様
に、図９〜図１２に示す処理を行なう。これによって、
ＣＭＯＳを完成する。
【００６２】シリコン窒化膜１３ａ中では、リン、ヒ
素、ボロンなどのドーパントの拡散が、多結晶シリコン
膜４中に比べて極めて小さい。また、一般に、ＣＶＤ法
により形成したシリコン窒化膜１３ａは、窒素雰囲気中
での熱処理により形成した窒化膜に比べて、多孔質であ
り、絶縁性が悪い。そのため、シリコン窒化膜１３ａが
存在しても、タングステンシリサイド膜５に印加した電
圧を確実に多結晶シリコン膜４に伝えることができるＣ
ＭＯＳが得られる。また多結晶シリコン膜４中のドーパ
ントが、タングステンシリサイド膜５に拡散するのを抑
制することができる。またシリコン窒化膜１３ａは極め
て薄いため、電圧印加時には電子がトンネル電流として
流れるために、電圧降下がほとんどなく、電位を伝える
ことができるＣＭＯＳが得られる。また、発明の実施の
形態１と同様に、図１３を参照して、多結晶シリコン膜
４ａおよび多結晶シリコン膜４ｂ間のドーパントの相互
拡散を抑制することもできる。
【００６３】なお、本発明の実施の形態では、シリコン
窒化膜１３ａを、ＣＶＤ法で形成する場合を例示した。
しかし、本発明はこれに限られるものではない。すなわ
ち、多結晶シリコン膜４を形成した後、ＮＨ3 雰囲気中
で、ＲＴＡ法（Rapid Thermal Anneal法）により、８５
０〜１２００℃で、１０〜６０秒間加熱することによっ
て、３０Å以下の、トンネル現象を利用することのでき
る、シリコン窒化膜１３ａを形成してもよい。
【００６４】発明の実施の形態７ 本発明の実施の形態は、バリア膜としてのＣｏシリサイ
ド膜を有するＣＭＯＳの製造方法に係る。
【００６５】まず、発明の実施の形態１と同様に、図５
〜図７までの処理を行なう。次に、図１４を参照して、
多結晶シリコン膜４上に、スパッタ法により、厚さ１０
〜１５０ÅのＣｏ膜１１を堆積する。続いて、スパッタ
法により、厚さ１００〜２０００Åのタングステンシリ
サイド膜５を形成する。次に、図１５を参照して、ＲＴ
Ａ法により、５００〜９００℃で、１０〜６０秒間熱処
理を加えることにより、Ｃｏ膜１１と多結晶シリコン膜
４とを反応させ、Ｃｏシリサイド膜１５を形成する。そ
の後、発明の実施の形態１で説明した図９〜図１３に示
す処理を行なうと、ＣＭＯＳが完成する。
【００６６】Ｃｏシリサイド膜１５は、密度が高いため
に、多結晶シリコン膜４中のドーパントがタングステン
シリサイド膜５中に拡散するのを抑制する。その結果、
多結晶シリコン膜中のドーパントが、タングステンシリ
サイド膜５に拡散するのを抑制することができるＣＭＯ
Ｓが得られる。
【００６７】また、図１５を参照して、多結晶シリコン
膜４ａおよび多結晶シリコン膜４ｂ間のドーパントの相
互抑制を抑制することができる。
【００６８】なお、本実施の形態では、シリサイド形成
のためのメタル膜としてＣｏを用いた場合を例示した
が、この発明はこれに限られるものでなく、Ｎｉ、Ｐ
ｔ、Ｔａを用いても、同様の効果を実現する。
【００６９】なお、本実施の形態では、Ｃｏ膜を、ＲＴ
Ａ法により、Ｃｏシリサイド膜１５に形成する場合を例
示したが、この発明はこれに限られるものではない。す
なわち、Ｃｏ膜１１を多結晶シリコン膜４上に堆積し、
その後、図１２に示す、ソース／ドレイン領域を形成す
るための熱処理と同時に、Ｃｏ膜１１と多結晶シリコン
膜１０を反応させ、それによって、Ｃｏシリサイド膜１
５を形成してもよい。
【００７０】発明の実施の形態８ 本発明の実施の形態は、バリア膜としての窒化Ｔｉ膜を
有するＣＭＯＳの製造方法に係る。
【００７１】まず、発明の実施の形態１と同様に、図５
〜図７に示す処理を行なう。次に、図１６を参照して、
スパッタ法により、厚さ１０〜１５０Åの窒化Ｔｉ膜１
６を、多結晶シリコン膜４上に堆積する。続いて、スパ
ッタ法により、厚さ１００〜２０００Åのタングステン
シリサイド膜５を形成する。その後、図９〜図１２に示
す処理を行なうと、ＣＭＯＳＦＥＴが完成する。
【００７２】窒化Ｔｉ膜１６は、密度が高いために、多
結晶シリコン膜４中のドーパントがタングステンシリサ
イド膜５中に拡散するのを抑制する。その結果、多結晶
シリコン膜４中のドーパントが、タングステンシリサイ
ド膜中５に拡散するのを抑制することができる。その結
果、しきい値電圧の上昇やゲート電極の空乏化を抑制で
き、高駆動能力を有するＣＭＯＳＦＥＴが実現できる。
また、図１６を参照して、多結晶シリコン膜４ａと多結
晶シリコン膜４ｂ間のドーパントの相互拡散を抑制する
ことができる。
【００７３】なお本実施の形態では、窒化物を形成する
ためのメタル膜として、Ｔｉを用いる場合を例示した
が、この発明はこれに限られるものでなく、Ｗ、Ｍｏ、
Ｔａを用いても、同様の効果を実現する。
【００７４】発明の実施の形態９ 本発明の実施の形態は、窒化Ｔｉ膜１６の、別の形成方
法に関する。
【００７５】まず、発明の実施の形態１と同様に、図５
〜図７に示す処理が行なわれる。図１７を参照して、ス
パッタ法により、厚さ１０〜１５０ÅのＴｉ膜１２を、
多結晶シリコン膜４上に堆積する。スパッタ法により、
厚さ１００〜２０００Åのタングステンシリサイド膜５
を形成する。次に、図１８を参照して、ＲＴＡ法によ
り、窒素雰囲気中で、５００〜９００℃で１０〜６０秒
間熱処理を加えることにより、Ｔｉ膜１２と多結晶シリ
コン膜４とを反応させ、窒化Ｔｉ膜１６を形成する。
【００７６】発明の実施の形態１と同様に、図９〜図１
２に示す処理を行なうと、ＣＭＯＳが完成する。
【００７７】発明の実施の形態１０ 本発明の実施の形態は、窒素がドーピングされた多結晶
シリコン膜を含むゲート電極を有するＣＭＯＳの製造方
法に係る。
【００７８】図１９を参照して、シリコン基板１上の主
表面中にＬＯＣＯＳ法を用いて素子分離酸化膜２を形成
した後、熱酸化法により、厚さ１０〜２００Åのゲート
絶縁膜３を形成する。その後、ＣＶＤ法により、１００
〜１０００Åの多結晶シリコン膜４を形成する。
【００７９】その後、多結晶シリコン膜４中に、窒素
を、３０ｋｅＶ，１×１０12〜４×１０18ａｔｏｍｓ／
ｃｍ3 の条件で、イオン注入することにより、窒素がド
ーピングされた多結晶シリコン膜１０を形成する。その
後、図６に相当する図２０の処理と、図７に相当する図
２１の処理を行なう。次に、図２２を参照して、多結晶
シリコン膜１０上に、スパッタ法により、厚さ１０〜１
００ÅのＣｏ膜１１を堆積させ、続いて、スパッタ法に
より厚さ１００〜１０００Åのタングステンシリサイド
膜５を形成する。
【００８０】次に図２２と図２３を参照して、ＲＴＡ法
により、５００〜９００℃で、１０〜６０秒間熱処理を
加えることにより、Ｃｏ膜１１と多結晶シリコン膜１０
を反応させ、Ｃｏ膜１１をＣｏシリサイド膜１５に変え
る。その後、発明の実施の形態１と同様に、図９〜図１
２に示す処理を行なうと、ＣＭＯＳが完成する。
【００８１】本実施の形態によれば、多結晶シリコン膜
４に含まれている窒素はボロン、リン、ヒ素等のドーパ
ントよりも拡散しやすく、これらのドーパントの拡散を
抑制する性質を有するため、ドーパントがタングステン
シリサイド膜５中へ拡散するのを抑制する効果がある。
そのため、しきい値電圧の上昇やゲート電極の空乏化が
抑制でき、高駆動能力を有するＣＭＯＳＦＥＴを実現す
ることができる。さらに、図２２を参照して、多結晶シ
リコン膜４ａおよび多結晶シリコン膜４ｂ間のドーパン
トの相互拡散を抑制できるという効果を奏する。
【図面の簡単な説明】
【図１】 発明の実施の形態１に係る相補型ＭＯＳ電界
効果トランジスタの断面図である。
【図２】 発明の実施の形態２に係る相補型ＭＯＳ電界
効果トランジスタの断面図である。
【図３】 発明の実施の形態３に係る相補型ＭＯＳ電界
効果トランジスタの断面図である。
【図４】 発明の実施の形態４に係る相補型ＭＯＳ電界
効果トランジスタの断面図である。
【図５】 発明の実施の形態５に係る製造方法の第１の
工程における半導体装置の断面図である。
【図６】 発明の実施の形態５に係る製造方法の順序の
第２の工程における半導体装置の断面図である。
【図７】 発明の実施の形態５に係る製造方法の順序の
第３の工程における半導体装置の断面図である。
【図８】 発明の実施の形態５に係る製造方法の順序の
第４の工程における半導体装置の断面図である。
【図９】 発明の実施の形態５に係る製造方法の順序の
第５の工程における半導体装置の断面図である。
【図１０】 発明の実施の形態５に係る製造方法の順序
の第６の工程における半導体装置の断面図である。
【図１１】 発明の実施の形態５に係る製造方法の順序
の第７の工程における半導体装置の断面図である。
【図１２】 発明の実施の形態５に係る製造方法の順序
の第８の工程における半導体装置の断面図である。
【図１３】 発明の実施の形態６に係る製造方法の工程
の要部の半導体装置の断面図である。
【図１４】 発明の実施の形態７に係る製造方法の要部
の、第１の工程における半導体装置の断面図である。
【図１５】 発明の実施の形態７に係る製造方法の要部
の、第２の工程における半導体装置の断面図である。
【図１６】 発明の実施の形態８に係る製造方法の要部
の工程における半導体装置の断面図である。
【図１７】 発明の実施の形態９に係る製造方法の要部
の、第１の工程における半導体装置の断面図である。
【図１８】 発明の実施の形態９に係る製造方法の要部
の、第２の工程における半導体装置の断面図である。
【図１９】 発明の実施の形態１０に係る製造方法の順
序の第１の工程における半導体装置の断面図である。
【図２０】 発明の実施の形態１０に係る製造方法の順
序の第２の工程における半導体装置の断面図である。
【図２１】 発明の実施の形態１０に係る製造方法の順
序の第３の工程における半導体装置の断面図である。
【図２２】 発明の実施の形態１０に係る製造方法の順
序の第４の工程における半導体装置の断面図である。
【図２３】 発明の実施の形態１０に係る製造方法の順
序の第５の工程における半導体装置の断面図である。
【図２４】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの断面図である。
【図２５】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第１の工程における半
導体装置の断面図である。
【図２６】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第２の工程における半
導体装置の断面図である。
【図２７】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第３の工程における半
導体装置の断面図である。
【図２８】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第４の工程における半
導体装置の断面図である。
【図２９】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第５の工程における半
導体装置の断面図である。
【図３０】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第６の工程における半
導体装置の断面図である。
【図３１】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第７の工程における半
導体装置の断面図である。
【図３２】 従来のデュアルゲート電極構造を有するＣ
ＭＯＳＦＥＴの製造方法の順序の第８の工程における半
導体装置の断面図である。
【符号の説明】
１ シリコン基板、３ ゲート絶縁膜、５ａ，５ｂ タ
ングステンシリサイド膜、１３ａ，１３ｂ シリコン酸
化膜、３０ 第１のゲート電極、３１ 第２のゲート電
極、３６ 第１の多結晶シリコン膜、３７ 第２の多結
晶シリコン膜、４１ ｎウェル、４２ ｐウェル。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面中に形成されたｎウェルとｐウェ
    ルと、 前記ｐウェル内に形成された、第１のゲート電極を有す
    るｎチャネルＭＯＳＦＥＴと、 前記ｎウェル内に形成された、第２のゲート電極を有す
    るｐチャネルＭＯＳＦＥＴと、を備え、 前記第１のゲート電極は、ゲート絶縁膜を介在させて前
    記ｐウェルの上に設けられ、第１導電型不純物が注入さ
    れた第１のシリコン膜と、該第１のシリコン膜の上に設
    けられた第１のバリア膜と、該第１のバリア膜の上に設
    けられ、メタルまたはメタルシリサイドで形成された第
    １の導電膜と、を含み、 前記第２のゲート電極は、ゲート絶縁膜を介在させて前
    記ｎウェルの上に設けられ、第２導電型不純物が注入さ
    れた第２のシリコン膜と、該第２のシリコン膜の上に設
    けられた第２のバリア膜と、該第２のバリア膜の上に設
    けられ、メタルまたはメタルシリサイドで形成された第
    ２の導電膜とを含み、 前記第１のバリア膜は、トンネル現象を利用して、電位
    を、前記第１の導電膜から前記第１のシリコン膜へ伝え
    られるように十分に薄くされた膜厚を有しており、 前記第２のバリア膜は、トンネル現象を利用して、電位
    を、前記第２の導電膜から前記第２のシリコン膜へ伝え
    られるように十分に薄くされた膜厚を有している、相補
    型ＭＯＳ電界効果トランジスタ。
  2. 【請求項２】 前記第１および第２バリア膜は、シリコ
    ン酸化膜またはシリコン窒化膜を含む、請求項１に記載
    の相補型ＭＯＳ電界効果トランジスタ。
  3. 【請求項３】 前記第１および第２のバリア膜の膜厚
    は、３０Å以下である、請求項１に記載の、相補型ＭＯ
    Ｓ電界効果トランジスタ。
  4. 【請求項４】 前記第１および第２のシリコン膜は、非
    単結晶シリコン膜で形成されている、請求項１に記載の
    相補型ＭＯＳ電界効果トランジスタ。
  5. 【請求項５】 前記第１および第２のシリコン膜には、
    窒素が注入されている、請求項１に記載の相補型ＭＯＳ
    電界効果トランジスタ。
  6. 【請求項６】 前記窒素の含量は、１０18〜１０20ａｔ
    ｏｍｓ／ｃｍ3 である、請求項１に記載の相補型ＭＯＳ
    電界効果トランジスタ。
  7. 【請求項７】 半導体基板と、 前記半導体基板の表面中に形成されたｎウェルとｐウェ
    ルと、 前記ｐウェルに形成された、第１のゲート電極を有する
    ｎチャネルＭＯＳＦＥＴと、 前記ｎウェルに形成された、第２のゲート電極を有する
    ｐチャネルＭＯＳＦＥＴと、を備え、 前記第１のゲート電極は、ゲート絶縁膜を介在させて前
    記ｐウェルの上に設けられ、第１導電型不純物が注入さ
    れた第１のシリコン膜と、該第１のシリコン膜の上に設
    けられ、メタルシリサイドからなる第１のバリア膜と、
    該第１のバリア膜の上に設けられ、メタルまたはメタル
    シリサイドで形成された第１の導電膜と、を含み、 前記第２のゲート電極は、ゲート絶縁膜を介在させて前
    記ｎウェルの上に設けられ、第２導電型不純物が注入さ
    れた第２のシリコン膜と、該第２のシリコン膜の上に設
    けられたメタルシリサイドからなる第２のバリア膜と、
    該第２のバリア膜の上に設けられ、メタルまたはメタル
    シリサイドで形成された第２の導電膜と、を含む相補型
    ＭＯＳ電界効果トランジスタ。
  8. 【請求項８】 前記第１および第２のバリア膜を形成す
    る前記メタルシリサイドは、Ｃｏ、Ｎｉ、Ｐｔ、Ｔａの
    シリサイド膜を含む、請求項７に記載の相補型ＭＯＳ電
    界効果トランジスタ。
  9. 【請求項９】 半導体基板と、 前記半導体基板の表面中に形成されたｎウェルとｐウェ
    ルと、 前記ｐウェルに形成された、第１のゲート電極を有する
    ｎチャネルＭＯＳＦＥＴと、 前記ｎウェルに形成された、第２のゲート電極を有する
    ｐチャネルＭＯＳＦＥＴと、を備え、 前記第１のゲート電極は、ゲート絶縁膜を介在させて前
    記ｐウェルの上に設けられ、第１導電型不純物が注入さ
    れた第１のシリコン膜と、該第１のシリコン膜の上に設
    けられた金属窒化物からなる第１のバリア膜と、該第１
    のバリア膜の上に設けられ、メタルまたはメタルシリサ
    イドで形成された第１の導電膜と、を含み、 前記第２のゲート電極は、ゲート絶縁膜を介在させて前
    記ｎウェルの上に設けられ、第２導電型不純物が注入さ
    れた第２のシリコン膜と、該第２のシリコン膜の上に設
    けられ、金属窒化物からなる第２のバリア膜と、該第２
    のバリア膜の上に設けられ、メタルまたはメタルシリサ
    イドで形成された第２の導電膜と、を含む、相補型ＭＯ
    Ｓ電界効果トランジスタ。
  10. 【請求項１０】 前記金属窒化物は、Ｗ、Ｔｉ、Ｍｏ、
    Ｔａの窒化物である、請求項９に記載の相補型ＭＯＳ電
    界効果トランジスタ。
  11. 【請求項１１】 ｐウェル内に形成されたｎチャネルＭ
    ＯＳＦＥＴとｎウェル内に形成されたｐチャネルＭＯＳ
    ＦＥＴとを有する相補型ＭＯＳ電界効果トランジスタの
    製造方法であって、 半導体基板の表面中にｎウェルとｐウェルを形成する工
    程と、 前記半導体基板の上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層を介在させて、前記半導体基板の上に
    非単結晶シリコン膜を形成する工程と、 前記非単結晶シリコン膜中の、前記ｐチャネルＭＯＳＦ
    ＥＴの第１のゲート電極を形成する領域に、第１導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜中の、前記ｎチャネルＭＯＳＦ
    ＥＴの第２のゲート電極を形成する領域に、第２導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜の上にバリア層を形成する工程
    と、 前記バリア層の上に、メタルシリサイドまたはメタルで
    形成された導電体層を形成する工程と、 前記非単結晶シリコン膜、前記バリア層、および前記導
    電体層をパターニングし、それによって、前記ｎウェル
    の上に、前記第１導電型不純物が注入された第１のシリ
    コン膜、第１のバリア膜および第１の導電膜が積層され
    てなる第１のゲート電極を形成し、前記ｐウェルの上
    に、前記第２導電型不純物が注入された第２のシリコン
    膜、第２のバリア膜および第２の導電膜が積層されてな
    る第２のゲート電極を形成する工程と、を備え、 前記バリア層の膜厚を、トンネル現象を利用して電位を
    前記第１の導電膜から前記第１のシリコン膜へ伝えられ
    るように十分に薄くされた膜厚に選んでいる、相補型Ｍ
    ＯＳ電界効果トランジスタの製造方法。
  12. 【請求項１２】 前記バリア層を、シリコン酸化膜また
    はシリコン窒化膜で形成することによって行なう、請求
    項１１に記載の相補型ＭＯＳ電界効果トランジスタの製
    造方法。
  13. 【請求項１３】 前記シリコン酸化膜をＣＶＤ法で形成
    する、請求項１２に記載の相補型ＭＯＳ電界効果トラン
    ジスタの製造方法。
  14. 【請求項１４】 前記シリコン酸化膜を、前記非単結晶
    シリコン膜の表面を熱酸化することによって形成する、
    請求項１２に記載の、相補型ＭＯＳ電界効果トランジス
    タの製造方法。
  15. 【請求項１５】 前記シリコン膜を、前記非単結晶シリ
    コン膜の表面を過酸化水素で処理することによって形成
    する、請求項１２に記載の、相補型ＭＯＳ電界効果トラ
    ンジスタの製造方法。
  16. 【請求項１６】 前記シリコン窒化膜を、ＣＶＤ法で形
    成する、請求項１２に記載の、相補型ＭＯＳ電界効果ト
    ランジスタの製造方法。
  17. 【請求項１７】 前記シリコン窒化膜を、窒素原子が含
    まれるガス中で、前記非単結晶シリコン膜を熱処理する
    ことによって形成する、請求項１２に記載の、相補型Ｍ
    ＯＳ電界効果トランジスタの製造方法。
  18. 【請求項１８】 ｐウェル内に形成されたｎチャネルＭ
    ＯＳＦＥＴと、ｎウェル内に形成されたｐチャネルＭＯ
    ＳＦＥＴを有する相補型ＭＯＳ電界効果トランジスタの
    製造方法であって、 半導体基板の表面中にｎウェルとｐウェルを形成する工
    程と、 前記半導体基板の上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層を介在させて、前記半導体基板の上に
    非単結晶シリコン膜を形成する工程と、 前記非単結晶シリコン膜中の、前記ｐチャネルＭＯＳＦ
    ＥＴの第１のゲート電極を形成する領域に、第１導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜中の、前記ｎチャネルＭＯＳＦ
    ＥＴの第２のゲート電極を形成する領域に、第２導電型
    の不純物を注入する工程と、 前記非単結晶シリコン膜の上にメタル層をスパッタ法で
    形成する工程と、 前記メタル層の上に、メタルシリサイドまたはメタルで
    形成された導電体層を形成する工程と、 前記メタル層をメタルシリサイド層に変える工程と、 前記非単結晶シリコン膜、前記メタルシリサイド層およ
    び前記導電体層をパターニングし、それによって、前記
    ｎウェルの上に、前記第１導電型不純物が注入された第
    １のシリコン膜、第１のメタルシリサイド膜および第１
    の導電膜が積層されてなる第１のゲート電極を形成し、
    前記ｐウェルの上に、前記第２導電型不純物が注入され
    た第２のシリコン膜、第２のメタルシリサイド膜および
    第２の導電膜が積層されてなる第２のゲート電極を形成
    する工程と、を備えた、相補型ＭＯＳ電界効果トランジ
    スタの製造方法。
  19. 【請求項１９】 前記メタル層を前記メタルシリサイド
    層に変える工程は、前記メタル層をＲＴＡ法で処理する
    工程を含む、請求項１８に記載の、相補型ＭＯＳ電界効
    果トランジスタの製造方法。
  20. 【請求項２０】 前記メタル層を前記メタルシリサイド
    層に変える工程は、前記ゲート電極を形成した後の、熱
    処理によって行なわれる、請求項１８に記載の、相補型
    ＭＯＳ電界効果トランジスタの製造方法。
  21. 【請求項２１】 ｐウェル内に形成されたｎチャネルＭ
    ＯＳＦＥＴとｎウェル内に形成されたｐチャネルＭＯＳ
    ＦＥＴとを有する相補型ＭＯＳ電界効果トランジスタの
    製造方法であって、 半導体基板の表面中にｎウェルとｐウェルを形成する工
    程と、 前記半導体基板の上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層を介在させて、前記半導体基板の上に
    非単結晶シリコン膜を形成する工程と、 前記非単結晶シリコン膜中の、前記ｐチャネルＭＯＳＦ
    ＥＴの第１のゲート電極を形成する領域に、第１導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜中の、前記ｎチャネルＭＯＳＦ
    ＥＴの第２のゲート電極を形成する領域に、第２導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜の上に金属窒化層をスパッタ法
    で形成する工程と、 前記金属窒化層の上に、メタルシリサイドまたはメタル
    で形成された導電体層を形成する工程と、 前記非単結晶シリコン膜、前記金属窒化層および前記導
    電体層をパターニングし、それによって、前記ｎウェル
    の上に、前記第１導電型不純物が注入された第１のシリ
    コン膜、第１の金属窒化膜および第１の導電膜が積層さ
    れてなる第１のゲート電極を形成し、前記ｐウェルの上
    に、前記第２導電型不純物が注入された第２のシリコン
    酸化膜、第２の金属窒化膜および第２の導電膜が積層さ
    れてなる第２のゲート電極を形成する工程と、を備え
    た、相補型ＭＯＳ電界効果トランジスタの製造方法。
  22. 【請求項２２】 ｐウェル内に形成されたｎチャネルＭ
    ＯＳＦＥＴと、ｎウェル内に形成されたｐチャネルＭＯ
    ＳＦＥＴとを有する相補型ＭＯＳ電界効果トランジスタ
    の製造方法であって、 半導体基板の表面中にｎウェルとｐウェルを形成する工
    程と、 前記半導体基板の上にゲート絶縁層を形成する工程と、 前記ゲート絶縁層を介在させて、前記半導体基板の上に
    非単結晶シリコン膜を形成する工程と、 前記非単結晶シリコン膜中の、前記ｐチャネルＭＯＳＦ
    ＥＴの第１のゲート電極を形成する領域に、第１導電型
    の不純物を注入する工程と、 前記非単結晶シリコン膜中の、前記ｎチャネルＭＯＳＦ
    ＥＴの第２のゲート電極を形成する領域に、第２導電型
    不純物を注入する工程と、 前記非単結晶シリコン膜の上にメタル層をスパッタ法で
    形成する工程と、 前記メタル層をＲＴＡ法で処理して金属窒化層に変える
    工程と、 前記金属窒化層の上に、メタルシリサイドまたはメタル
    で形成された導電体層を形成する工程と、 前記非単結晶シリコン膜、前記金属窒化層、および前記
    導電体層をパターニングし、それによって、前記ｎウェ
    ルの上に、前記第１導電型不純物が注入される第１のシ
    リコン膜、第１の金属窒化膜および第１の導電膜が積層
    されてなる第１のゲート電極を形成し、前記ｐウェルの
    上に、前記第２導電型不純物が注入された第２のシリコ
    ン膜、第２の金属窒化膜および第２の導電膜が積層され
    てなる第２のゲート電極を形成する工程と、を備えた、
    相補型ＭＯＳ電界効果トランジスタの製造方法。
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TW084110854A TW290736B (en) 1995-09-21 1995-10-16 The CMOSFET and its manufacturing method
DE19611959A DE19611959C2 (de) 1995-09-21 1996-03-26 Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben
KR1019960014856A KR100223992B1 (ko) 1995-09-21 1996-05-07 상보형 mos 전계효과 트랜지스터 및 그 제조방법
US08/800,147 US5744845A (en) 1995-09-21 1997-02-13 Complementary MOS field effect transistor with tunnel effect means
KR1019990011176A KR100255995B1 (ko) 1995-09-21 1999-03-31 상보형 엠오에스 전계효과 트랜지스터의 제조방법

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387259B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US11616063B2 (en) 2019-09-13 2023-03-28 Kioxia Corporation Semiconductor device and semiconductor memory device with improved diffusion suppression

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032313A (ja) * 1996-07-17 1998-02-03 Toshiba Corp 半導体装置とその製造方法
JP3635843B2 (ja) 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
JPH11135646A (ja) * 1997-10-31 1999-05-21 Nec Corp 相補型ｍｏｓ半導体装置及びその製造方法
JPH11238697A (ja) * 1998-02-23 1999-08-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6013927A (en) * 1998-03-31 2000-01-11 Vlsi Technology, Inc. Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
US6380055B2 (en) 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US6200865B1 (en) * 1998-12-04 2001-03-13 Advanced Micro Devices, Inc. Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate
US6210999B1 (en) 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices
US6197672B1 (en) * 1998-12-08 2001-03-06 United Microelectronics Corp. Method for forming polycide dual gate
US6137145A (en) * 1999-01-26 2000-10-24 Advanced Micro Devices, Inc. Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon
JP3490046B2 (ja) * 2000-05-02 2004-01-26 シャープ株式会社 半導体装置及びその製造方法
US6774442B2 (en) 2000-07-21 2004-08-10 Renesas Technology Corp. Semiconductor device and CMOS transistor
US6638841B2 (en) * 2001-10-31 2003-10-28 United Microelectronics Corp. Method for reducing gate length bias
TWI276230B (en) * 2001-12-04 2007-03-11 Epitech Corp Ltd Structure and manufacturing method of light emitting diode
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7148546B2 (en) * 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same
DE102007035838B4 (de) 2007-07-31 2014-12-18 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer Halbleiterstruktur mit einer Implantation von Stickstoffionen

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599789A (en) * 1984-06-15 1986-07-15 Harris Corporation Process of making twin well VLSI CMOS
US4740481A (en) * 1986-01-21 1988-04-26 Motorola Inc. Method of preventing hillock formation in polysilicon layer by oxygen implanation
JPH0212835A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 半導体装置およびその製造方法
JPH02155273A (ja) * 1988-12-07 1990-06-14 Nec Corp Ｍｏｓ電界効果トランジスタ
US5200630A (en) * 1989-04-13 1993-04-06 Sanyo Electric Co., Ltd. Semiconductor device
JPH08148561A (ja) * 1994-11-16 1996-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387259B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US11616063B2 (en) 2019-09-13 2023-03-28 Kioxia Corporation Semiconductor device and semiconductor memory device with improved diffusion suppression

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Publication number Publication date
TW290736B (en) 1996-11-11
DE19611959A1 (de) 1997-03-27
US5744845A (en) 1998-04-28
DE19611959C2 (de) 1997-07-10
KR100223992B1 (ko) 1999-10-15
KR970018526A (ko) 1997-04-30

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