JPH02155273A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH02155273A JPH02155273A JP31095488A JP31095488A JPH02155273A JP H02155273 A JPH02155273 A JP H02155273A JP 31095488 A JP31095488 A JP 31095488A JP 31095488 A JP31095488 A JP 31095488A JP H02155273 A JPH02155273 A JP H02155273A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ電界効果トランジスタに利用され、特に
、ゲート電極構造を改善したポリサイドゲート電極を有
するＭＯＳ電界効果トランジスタに関する。
、ゲート電極構造を改善したポリサイドゲート電極を有
するＭＯＳ電界効果トランジスタに関する。
本発明は、多結晶シリコン層とこの多結晶シリコン層上
に形成されたタングステンシリサイド層との積層構造の
導電体から構成されるゲート電極を備えたＭＯＳ電界効
果トランジスタにおいて、前記多結晶シリコン層と前記
タングステンシリサイド層との間に例えば薄いシリコン
窒化膜からなる不純物阻止膜を設けることにより、トラ
ンジスタの特性の変動を小さくするとともに信頼性の向
上を図ったものである。
に形成されたタングステンシリサイド層との積層構造の
導電体から構成されるゲート電極を備えたＭＯＳ電界効
果トランジスタにおいて、前記多結晶シリコン層と前記
タングステンシリサイド層との間に例えば薄いシリコン
窒化膜からなる不純物阻止膜を設けることにより、トラ
ンジスタの特性の変動を小さくするとともに信頼性の向
上を図ったものである。
従来、ゲート電極材料が低抵抗化を目的として多結晶シ
リコン層とタン、ゲステンシリサイド層との二層からな
る、いわゆるポリサイドゲート電極を有するＭＯＳ電界
効果トランジスタは、第３図に示すように、ゲート酸化
膜３上に多結晶シリコン層４とタングステンシリサイド
層６とが直接接触したポリサイドゲート電極が用いられ
ていた。
リコン層とタン、ゲステンシリサイド層との二層からな
る、いわゆるポリサイドゲート電極を有するＭＯＳ電界
効果トランジスタは、第３図に示すように、ゲート酸化
膜３上に多結晶シリコン層４とタングステンシリサイド
層６とが直接接触したポリサイドゲート電極が用いられ
ていた。
近年、前述した従来のポリサイドゲートＭｏｓ電界効果
トランジスタのタングステンシリサイド層６を、六フッ
化タングステン（１１Ｆ、）と、モノシラン（Ｓｉｌｌ
、）を原料とした、カバレッヂの良好な化学ＣＶＤ法（
気相成長法）で、多結晶シリコン層４上に被着する手法
が用いられている。この手法で形成したタングステンシ
リサイド層６中には、はぼ１０２２／ｃａ＋’程度の大
量のフッ素が含有されている。ＣＶＤ成長直後のタング
ステンシリサイドは抵抗値が比較的高いため、９００〜
１０００℃付近の高温で熱処理を行い低抵抗化して用い
るのが通常である。この際、タングステンシリサイド層
６中に大量に含有されるフッ素が多結晶シリコン層４中
を拡散通過し、ゲート酸化膜３に達し、更にゲート酸化
膜３を拡散通過して、ゲート電極下のシリコン基板１に
達する。
トランジスタのタングステンシリサイド層６を、六フッ
化タングステン（１１Ｆ、）と、モノシラン（Ｓｉｌｌ
、）を原料とした、カバレッヂの良好な化学ＣＶＤ法（
気相成長法）で、多結晶シリコン層４上に被着する手法
が用いられている。この手法で形成したタングステンシ
リサイド層６中には、はぼ１０２２／ｃａ＋’程度の大
量のフッ素が含有されている。ＣＶＤ成長直後のタング
ステンシリサイドは抵抗値が比較的高いため、９００〜
１０００℃付近の高温で熱処理を行い低抵抗化して用い
るのが通常である。この際、タングステンシリサイド層
６中に大量に含有されるフッ素が多結晶シリコン層４中
を拡散通過し、ゲート酸化膜３に達し、更にゲート酸化
膜３を拡散通過して、ゲート電極下のシリコン基板１に
達する。
ゲート酸化膜３に達したフッ素は、ゲート酸化膜３中に
フッ素起因の捕獲順位を形成し、ＭＯＳ電界効果トラン
ジスタの長期信頼性を低下させる。
フッ素起因の捕獲順位を形成し、ＭＯＳ電界効果トラン
ジスタの長期信頼性を低下させる。
また最悪の場合には、フッ素と酸化膜との反応により、
酸化膜が部分的に除去され、ゲート酸化膜３にピンホー
ルが形成され、ゲート電極とシリコン基板１とが電気的
に短絡する。
酸化膜が部分的に除去され、ゲート酸化膜３にピンホー
ルが形成され、ゲート電極とシリコン基板１とが電気的
に短絡する。
また、ゲート電極下に達したフッ素は、ＭＯＳ電界効果
トランジスタのしきい値電圧（Ｖｔｈ）を変動させ、し
きい値電圧の設計値からのずれを生じさせる。また、フ
ッ素に起因するこのしきい値電圧の設計値からのずれは
、トランジスタを長期にわたって使用する際変動し、こ
のＭＯＳ電界効果トランジスタを用いる集積回路の信頼
性を著しく劣化させる。
トランジスタのしきい値電圧（Ｖｔｈ）を変動させ、し
きい値電圧の設計値からのずれを生じさせる。また、フ
ッ素に起因するこのしきい値電圧の設計値からのずれは
、トランジスタを長期にわたって使用する際変動し、こ
のＭＯＳ電界効果トランジスタを用いる集積回路の信頼
性を著しく劣化させる。
以上説明したように、従来のタングステンシリサイドか
らなるポリサイトゲ−）ＭＯＳ電界効果トランジスタは
、タングステンシリサイドを六弗化タングステンとモノ
シランを原料としてＣＶＤ法で形成した場合、含有され
るフッ素がケート酸化膜中に拡散することに起因して、
特性のばらつきを増し、また信頼性を低下させる欠点が
あった。
らなるポリサイトゲ−）ＭＯＳ電界効果トランジスタは
、タングステンシリサイドを六弗化タングステンとモノ
シランを原料としてＣＶＤ法で形成した場合、含有され
るフッ素がケート酸化膜中に拡散することに起因して、
特性のばらつきを増し、また信頼性を低下させる欠点が
あった。
本発明の目的は、前記の欠点を除去することにより、特
性の変動を小さくし、かつ信頼性を向上できるポリサイ
ドゲート電極を有するＭＯＳ電界効果トランジスタを提
供することにある。
性の変動を小さくし、かつ信頼性を向上できるポリサイ
ドゲート電極を有するＭＯＳ電界効果トランジスタを提
供することにある。
本発明は、多結晶シリコン層とこの多結晶シリコン層上
に形成されたタングステンシリサイド層との積層構造の
導電体から構成されるゲート電極を備えたＭＯＳ電界効
果トランジスタにおいて、前記多結晶シリコン層と前記
タングステンシリサイド層との間に前記タングステンシ
リサイド層からの不純物の拡散を阻止する不純物阻止膜
を設けたことを特徴とする。
に形成されたタングステンシリサイド層との積層構造の
導電体から構成されるゲート電極を備えたＭＯＳ電界効
果トランジスタにおいて、前記多結晶シリコン層と前記
タングステンシリサイド層との間に前記タングステンシ
リサイド層からの不純物の拡散を阻止する不純物阻止膜
を設けたことを特徴とする。
ポリシリコン層とタングステンシリサイド層との間に設
けられる不純物阻止膜として、例えば、不純物拡散抑止
力の大きいシリコン窒化膜を設ける。このシリコン窒化
膜は、ＣＶＤ成長によりタングステンシリサイド層に含
有されるフッ素のゲート酸化膜への拡散を抑止する。
けられる不純物阻止膜として、例えば、不純物拡散抑止
力の大きいシリコン窒化膜を設ける。このシリコン窒化
膜は、ＣＶＤ成長によりタングステンシリサイド層に含
有されるフッ素のゲート酸化膜への拡散を抑止する。
従って、フッ素のゲート酸化膜への拡散に起因する、Ｍ
ＯＳ電界効果トランジスタのしきい値電圧の変動ならび
に信頼性の低下を防止することが可能となる。
ＯＳ電界効果トランジスタのしきい値電圧の変動ならび
に信頼性の低下を防止することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の要部を示す模式的縦断面図
である。
である。
本実施例は、多結晶シリコン層４とこの多結晶シリコン
層４上に形成されたタングステンシリサイド層６との積
層構造の導電体から構成されるゲート電極を備えたＭＯ
Ｓ電界効果トランジスタにおいて、 多結晶シリコン層４とタングステンシリサイド層６との
間にタングステンシリサイド層６からの不純物の拡散を
阻止する不純物阻止膜としてのシリコン窒化膜５を設け
である。なお、第１図において、１はシリコン基板、２
はソースまたはドレインなるシリコン基板１とは反対の
導電型の不純物を拡散した拡散層である。
層４上に形成されたタングステンシリサイド層６との積
層構造の導電体から構成されるゲート電極を備えたＭＯ
Ｓ電界効果トランジスタにおいて、 多結晶シリコン層４とタングステンシリサイド層６との
間にタングステンシリサイド層６からの不純物の拡散を
阻止する不純物阻止膜としてのシリコン窒化膜５を設け
である。なお、第１図において、１はシリコン基板、２
はソースまたはドレインなるシリコン基板１とは反対の
導電型の不純物を拡散した拡散層である。
本発明の特徴は、第１図において、シリコン窒化膜５を
設けたことにある。
設けたことにある。
次に、本実施例の製造方法について説明する。
Ｐ型のシリコン基板１上に、厚さ２００人のゲート酸化
膜３を例えば熱酸化法により形成し、次に、このゲート
酸化膜３上の所定の位置に減圧ＣＶＤ法により厚さ３０
００人の多結晶シリコン層４を形成する。次に、この多
結晶シリコン層４上に減圧ＣＶＤ法により厚さ３０人の
シリコン窒化膜５を形成する。次に、このシリコン窒化
膜６上に、六フフ化タングステン（ｗＦｓ）とモノシラ
ン（５１Ｈ４）とを用いてＣＶＤ法により厚さ２０００
人のタングステンシリサイド層６を形成する。
膜３を例えば熱酸化法により形成し、次に、このゲート
酸化膜３上の所定の位置に減圧ＣＶＤ法により厚さ３０
００人の多結晶シリコン層４を形成する。次に、この多
結晶シリコン層４上に減圧ＣＶＤ法により厚さ３０人の
シリコン窒化膜５を形成する。次に、このシリコン窒化
膜６上に、六フフ化タングステン（ｗＦｓ）とモノシラ
ン（５１Ｈ４）とを用いてＣＶＤ法により厚さ２０００
人のタングステンシリサイド層６を形成する。
そして、この多結晶シリコン層４、シリコン窒化膜５お
よびタングステンシリサイド層６よりなるゲート電極を
マスクとして自己整合的にヒ素イオンを注入してＮ型の
拡散層２を形成する。この拡散層２を形成する際、１０
００℃３０分の窒素雰囲気中で活性化熱処理するが、そ
の際ＣＶＤ成長されたタングステンシリサイド層６がア
ニールされ低抵抗化する。本実施例では、この際タング
ステンシリサイド層６中のフッ素の拡散がシリコン窒化
膜５で有効に阻止されるため、ゲート酸化膜３の特性劣
化を生ずることがない。
よびタングステンシリサイド層６よりなるゲート電極を
マスクとして自己整合的にヒ素イオンを注入してＮ型の
拡散層２を形成する。この拡散層２を形成する際、１０
００℃３０分の窒素雰囲気中で活性化熱処理するが、そ
の際ＣＶＤ成長されたタングステンシリサイド層６がア
ニールされ低抵抗化する。本実施例では、この際タング
ステンシリサイド層６中のフッ素の拡散がシリコン窒化
膜５で有効に阻止されるため、ゲート酸化膜３の特性劣
化を生ずることがない。
第２図に本実施例と従来例のゲート酸化膜の絶縁耐圧分
布を比較して示す。従来例ではゲート酸化膜がフッ素に
より破壊され、短絡あるいは破壊電界が５ＭＶ／ｃｍ程
度に低下している。本実施例では、７０％程度のトラン
ジスタが真性耐圧である１０ＭＶ／ｃｍ以上を示してお
り極めて良好な分布である。
布を比較して示す。従来例ではゲート酸化膜がフッ素に
より破壊され、短絡あるいは破壊電界が５ＭＶ／ｃｍ程
度に低下している。本実施例では、７０％程度のトラン
ジスタが真性耐圧である１０ＭＶ／ｃｍ以上を示してお
り極めて良好な分布である。
またゲート酸化膜の短絡は生じていない。
さらに従来例では、トランジスタのしきい値電圧が、設
計値から約２００ｍＶずれたが、本実施例では設計値通
りであった。
計値から約２００ｍＶずれたが、本実施例では設計値通
りであった。
また、本実施例では、多結晶シリコン層４とタングステ
ンシリサイド層６との間にシリコン窒化膜５が入ってい
るが、この膜厚が３０人と極めて薄くまたＣＶＤ窒化膜
の導電性が絶縁体としては比較的高いことから、トラン
ジスタの特性にはほとんど影響をおよぼさず、通常のポ
リサイドゲートＭＯＳ電界効果トランジスタと同様に高
速の動作が可能であった。
ンシリサイド層６との間にシリコン窒化膜５が入ってい
るが、この膜厚が３０人と極めて薄くまたＣＶＤ窒化膜
の導電性が絶縁体としては比較的高いことから、トラン
ジスタの特性にはほとんど影響をおよぼさず、通常のポ
リサイドゲートＭＯＳ電界効果トランジスタと同様に高
速の動作が可能であった。
なお、本実施例では、シリコン窒化膜の成長に通常の減
圧ＣＶＤ法を用いたが、ポリシリコンの熱窒化等その他
の窒化膜でも同様の効果が得られる。また、本実施例で
はタングステンシリサイド層を形成するのにモノシラン
を用いたが、ジシラン（Ｓｉ２Ｈｇ） あるいはジクロ
ルシラン（Ｓｌ）１２ＣＩ□）を用いて形成したタング
ステンシリサイド層においても同様の効果が得られる。
圧ＣＶＤ法を用いたが、ポリシリコンの熱窒化等その他
の窒化膜でも同様の効果が得られる。また、本実施例で
はタングステンシリサイド層を形成するのにモノシラン
を用いたが、ジシラン（Ｓｉ２Ｈｇ） あるいはジクロ
ルシラン（Ｓｌ）１２ＣＩ□）を用いて形成したタング
ステンシリサイド層においても同様の効果が得られる。
また、シリコン窒化膜の代わりにシリコン窒化膜とシリ
コン酸化膜とを重ねたものなど、他の不純物阻止膜を用
いることができる。
コン酸化膜とを重ねたものなど、他の不純物阻止膜を用
いることができる。
以上説明したように、本発明は、六フッ化タングステン
（Ｗ）Ｉｇ） とモノシラン（ＳｉＨｌ）を原料とし
て用いるタングステンシリサイド層と多結晶シリコン層
との間に、例えば薄いシリコン窒化膜をはさむことでフ
ッ素のゲート酸化膜への拡散を阻止しポリサイドゲート
型のＭＯＳ電界効果トランジスタの熱工程におけるゲー
ト酸化膜破壊および特性劣化を防ぐ効果がある。
（Ｗ）Ｉｇ） とモノシラン（ＳｉＨｌ）を原料とし
て用いるタングステンシリサイド層と多結晶シリコン層
との間に、例えば薄いシリコン窒化膜をはさむことでフ
ッ素のゲート酸化膜への拡散を阻止しポリサイドゲート
型のＭＯＳ電界効果トランジスタの熱工程におけるゲー
ト酸化膜破壊および特性劣化を防ぐ効果がある。
従って、本発明によれば、このポリサイドゲート型のＭ
ＯＳ電界効果トランジスタを用いる半導体集積回路の製
造歩留まり、および長期信頼性を大きく向上させること
ができ、その効果は大である。
ＯＳ電界効果トランジスタを用いる半導体集積回路の製
造歩留まり、および長期信頼性を大きく向上させること
ができ、その効果は大である。
第１図は本発明の一実施例の要部を示す模式的縦断面図
。 第２図はそのゲート酸化膜絶縁耐圧分布を従来例と比較
して示した特性図。 第３図は従来例の要部を示す模式的縦断面図。 １・・・シリコン基板、２・・・拡散層、３・・・ゲー
ト酸化膜、４・・・多結晶シリコン層、５甲シリコン窒
化膜、６・・・タングステンシリサイド層。
。 第２図はそのゲート酸化膜絶縁耐圧分布を従来例と比較
して示した特性図。 第３図は従来例の要部を示す模式的縦断面図。 １・・・シリコン基板、２・・・拡散層、３・・・ゲー
ト酸化膜、４・・・多結晶シリコン層、５甲シリコン窒
化膜、６・・・タングステンシリサイド層。
Claims (1)
- 【特許請求の範囲】 １、多結晶シリコン層とこの多結晶シリコン層上に形成
されたタングステンシリサイド層との積層構造の導電体
から構成されるゲート電極を備えたＭＯＳ電界効果トラ
ンジスタにおいて、 前記多結晶シリコン層と前記タングステンシリサイド層
との間に前記タングステンシリサイド層からの不純物の
拡散を阻止する不純物阻止膜を設けた ことを特徴とするＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31095488A JPH02155273A (ja) | 1988-12-07 | 1988-12-07 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31095488A JPH02155273A (ja) | 1988-12-07 | 1988-12-07 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155273A true JPH02155273A (ja) | 1990-06-14 |
Family
ID=18011399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31095488A Pending JPH02155273A (ja) | 1988-12-07 | 1988-12-07 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155273A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668394A (en) * | 1993-06-24 | 1997-09-16 | United Microelectronics Corporation | Prevention of fluorine-induced gate oxide degradation in WSi polycide structure |
| US5719410A (en) * | 1993-12-28 | 1998-02-17 | Kabushiki Kaisha Toshiba | Semiconductor device wiring or electrode |
| US5744845A (en) * | 1995-09-21 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Complementary MOS field effect transistor with tunnel effect means |
| US5872385A (en) * | 1994-05-02 | 1999-02-16 | Motorola Inc. | Conductive interconnect structure and method of formation |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US6489208B2 (en) | 1997-02-25 | 2002-12-03 | Tokyo Electron Limited | Method of forming a laminated structure to enhance metal silicide adhesion on polycrystalline silicon |
| US20110001169A1 (en) * | 2009-07-01 | 2011-01-06 | International Business Machines Corporation | Forming uniform silicide on 3d structures |
Citations (1)
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| JPS6167270A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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1988
- 1988-12-07 JP JP31095488A patent/JPH02155273A/ja active Pending
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