JP3261697B2

JP3261697B2 - 半導体装置の製造方法

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Publication number: JP3261697B2
Application number: JP03720099A
Authority: JP
Inventors: 徹最上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-16
Filing date: 1999-02-16
Publication date: 2002-03-04
Anticipated expiration: 2019-02-16
Also published as: JP2000236028A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート電極の空乏化を低減させること
が可能なＭＩＳ型電界効果トランジスタの製造方法に関
する。

【０００２】

【従来の技術】従来、この種のシリコン基板を用いたＭ
ＩＳ型電界効果トランジスタは、ゲート電極として、イ
オン注入法で不純物をドープした多結晶シリコン膜が一
般的に用いられている。従来のシリコン基板を用いたＭ
ＩＳ型電界効果トランジスタの構成を図６に示す。ま
た、最近のＣＭＯＳデバイスは、ｎチャネルトランジス
タにｎ型ドープ多結晶シリコン膜６０１が用いられ、ｐ
チャネルトランジスタにｐ型ドープ多結晶シリコン膜６
０２が用いられている。

【０００３】この種の従来のＭＩＳ型電界効果トランジ
スタ及びＣＭＯＳデバイスは、例えば、特開平６−１３
２５２３号公報や、文献「１９９６・インターナショナ
ル・エレクトロン・デバイセス・コンファレンス」の
「テクニカル・ダイジェスト」（１９９６年１２月７
日）の４５５〜４５８頁、文献「１９９７・インターナ
ショナル・エレクトロン・デバイセス・コンファレン
ス」の「テクニカル・ダイジェスト」（１９９７年１２
月６日）の６３１〜６３４頁に詳細に記載されている。

【０００４】ところで、ゲート電極として不純物をドー
プした多結晶シリコン膜を用いた場合、ゲート絶縁膜に
接する領域では、不純物が十分に多くドープされないた
め、空乏化が生じる。そのため、実効的なゲート絶縁膜
厚が、物理的なゲート絶縁膜厚よりも厚くなるという効
果が生じる。

【０００５】このゲート電極の空乏化の効果は、ゲート
絶縁膜の膜厚が薄いほど大きくなる。したがって、今
日、設計ルールの縮小に伴い、ゲート絶縁膜の薄膜化が
進むにつれて、当該ゲート空乏化の効果が顕著に観察さ
れるようになっている。

【０００６】

【発明が解決しようとする課題】上述したように、従来
のＭＩＳ型電界効果トランジスタやＣＭＯＳデバイス
は、ゲート電極として不純物をドープした多結晶シリコ
ン膜を用いた場合、ゲート絶縁膜に接する領域でゲート
電極の空乏化が生じる。そして、設計ルールの縮小に伴
ってゲート絶縁膜の薄膜化が進んだことにより、ゲート
電極膜の空乏化の効果が顕著となっている。これによ
り、実効的なゲート絶縁膜厚が物理的なゲート絶縁膜厚
よりかなり厚くなるため、トランジスタ性能が劣化する
という欠点があった。

【０００７】本発明は、上記従来の問題点を解決し、ゲ
ート空乏化を低減させることが可能な、ＭＩＳ型電界効
果トランジスタの製造方法を提供することを目的とす
る。

【０００８】なお、本発明は、特にゲート長が０．５μ
ｍ以下の場合に好適である。これは、ゲート空乏化の効
果はゲート絶縁膜の膜厚との相対比に依存し、絶縁膜の
膜厚が６〜８ｎｍ以上の場合にゲート空乏化の効果は極
めて小さいためである。

【０００９】

【課題を解決するための手段】上記の目的を達成する本
発明の半導体装置の製造方法は、素子分離領域を形成し
た半導体基板上に、ゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜の上に、ゲート電極を形成する第１の電
極形成膜として、前記半導体装置における一方の電気極
性に応じた不純物をドープしながら半導体膜を堆積する
工程と、前記第１の電極形成膜の上に、ゲート電極を形
成する第２の電極形成膜として、不純物をドープせずに
導体膜を堆積する工程と、前記第１、第２の電極形成膜
のうち、前記半導体装置における一方の電気極性のゲー
ト電極を形成する領域に、該電気極性に応じた不純物を
ドープする工程と、前記第１、第２の電極形成膜のう
ち、前記半導体装置における他方の電気極性のゲート電
極を形成する領域に、該電気極性に応じた不純物をドー
プする工程と、前記第１、第２の電極形成膜に対して、
エッチングによりゲート電極パターンを形成する工程
と、前記半導体における各電気極性のソース／ドレイン
領域に各々所定の不純物をドープする工程とを含み、前
記第２の電極形成膜を、金属窒化膜又は金属酸化膜にて
形成することを特徴とする。

【００１０】請求項２の本発明の半導体装置の製造方法
は、前記第１の電極形成膜を、シリコン膜またはシリコ
ン・ゲルマニウム固溶膜にて形成することを特徴とす
る。

【００１１】請求項３の本発明の半導体装置の製造方法
は、素子分離領域を形成した半導体基板上に、ゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上に、ゲー
ト電極を形成する第１の電極形成膜として、前記半導体
装置における一方の電気極性に応じた不純物をドープし
ながら半導体膜を堆積する工程と、前記第１の電極形成
膜の上に、ゲート電極を形成する第２の電極形成膜とし
て、不純物をドープせずに導体膜を堆積する工程と、前
記第１、第２の電極形成膜のうち、前記半導体装置にお
ける一方の電気極性のゲート電極を形成する領域に、該
電気極性に応じた不純物をドープする工程と、前記第
１、第２の電極形成膜のうち、前記半導体装置における
他方の電気極性のゲート電極を形成する領域に、該電気
極性に応じた不純物をドープする工程と、前記第１、第
２の電極形成膜に対して、エッチングによりゲート電極
パターンを形成する工程と、前記半導体における各電気
極性のソース／ドレイン領域に各々所定の不純物をドー
プする工程とを含み、前記第２の電極形成膜を、金属窒
化膜と金属膜又は金属酸化膜と金属膜とを積層した積層
膜にて形成することを特徴とする。

【００１２】請求項４の本発明の半導体装置の製造方法
は、前記第１の電極形成膜を、シリコン膜またはシリコ
ン・ゲルマニウム固溶膜にて形成することを特徴とす
る。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１８】まず、本発明の半導体装置の製造方法の概
略を説明する。すなわち、本発明によれば、まずゲート
絶縁膜上に、ゲート電極膜の第１層として、不純物をド
ープしながら半導体膜を堆積する。そして、当該第１層
半導体膜の上に、ゲート電極膜の第２層として、不純物
をドープしていない導体膜を堆積する。その後、通常の
イオン注入法により、トランジスタの型に応じた不純物
を第１層及び第２層にドープする。

【００１９】このように、ゲート絶縁膜近傍において、
不純物をドープしながら半導体膜を堆積することによ
り、イオン注入法にて不純物をドープする場合に比べ
て、ゲート絶縁膜近傍におけるゲート電極膜の空乏化を
防止することが可能となる。

【００２０】第１層の厚さは、少なくともイオン注入法
にて形成する半導体ゲート電極においてチャネル反転で
生じるゲート空乏層厚よりも厚くする。

【００２１】不純物をドープしながら半導体膜を堆積す
る手法としては、半導体膜を堆積させた時点で当該半導
体膜に不純物がドープされた状態となる手法であれば何
でも良い。例えば、予め半導体膜を形成する材料に不純
物を混在させたものを用意し、当該材料をゲート絶縁膜
上に堆積させたり、半導体膜を形成する材料をゲート絶
縁膜上に堆積させる際に、同時に不純物を混入しながら
堆積させるなどの手法を採ることができる。

【００２２】図１は、本発明の第１の実施形態による半
導体装置の製造方法を示す図である。図１を参照する
と、まず、素子分離領域２０を形成したシリコン基板１
０上に、ゲート絶縁膜３０を形成する。次に、ゲート電
極膜を構成する第１層半導体膜４０として、不純物をド
ープした５〜５０ｎｍのシリコン膜あるいはシリコン・
ゲルマニウム固溶膜を堆積する。この後、第１層半導体
膜４０の上に、ゲート電極膜を構成する第２層導体膜５
０として、不純物をドープしていないシリコン膜あるい
はシリコン・ゲルマニウム固溶膜を堆積する（図１
（ａ）参照）。

【００２３】次に、ｎチャネルトランジスタのゲート電
極となる半導体膜４１及び導体膜５１に、イオン注入法
によりｎ型不純物をドーピングする。また、ｐチャネル
トランジスタのゲート電極となる半導体膜４２及び導体
膜５２に、同じくイオン注入法によりｐ型不純物をドー
ピングする（図１（ｂ）参照）。

【００２４】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート電極６１、６２を形成した後、各
ゲート電極６１、６２に絶縁膜側壁７０を形成する。そ
して、シリコン基板１０のソース・ドレイン領域８０、
９０に高濃度に不純物をイオン注入した後、熱処理によ
り不純物を活性化してＭＩＳＦＥＴ（ＭｅｔａｌＩｎ
ｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅ
ｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を完成する
（図１（ｃ）参照）。

【００２５】図５は、本実施形態におけるゲート電極の
空乏化率と膜中の不純物量との関係と、イオン注入法で
不純物をドープしたゲート電極の空乏化率と膜中の不純
物量との関係を示す図である。

【００２６】図５を参照すると、イオン注入法により不
純物をドーピングした場合、ゲート電極の空乏化率が大
きく、ドーピングした不純物がゲート酸化膜近傍まで十
分に到達していないことがわかる。

【００２７】一方、ゲート電極膜の下層（第１層）を形
成する際に不純物をドーピングした場合、ゲート電極膜
の空乏化率をイオン注入法の場合と比較すると、不純物
量の増加に伴って空乏化率が大幅に低下した。

【００２８】この原因としては、膜形成時に不純物のド
ーピングを行なった場合に、不純物の活性化が高いこ
と、結晶粒間への不純物の偏析が減少すること、ゲート
酸化膜近傍にまで不純物が十分に到達していることがあ
げられる。従って、膜形成時における不純物のドーピン
グは、ゲート空乏化の低減に極めて有効である。この傾
向は、特にｐ型不純物において顕著である。

【００２９】図３は、本発明の第２の実施形態による半
導体装置の製造方法を示す図である。図３を参照する
と、まず、素子分離領域２０を形成したシリコン基板１
０上に、ゲート絶縁膜３０を形成する。次に、ゲート電
極膜を構成する第１層半導体膜１４０として、不純物を
ドープした５〜５０ｎｍのシリコン膜あるいはシリコン
・ゲルマニウム固溶膜を堆積する。この後、第１層半導
体膜１４０の上に、ゲート電極膜を構成する第２層導体
膜１５０として、金属窒化膜あるいは金属酸化膜を堆積
する（図３（ａ）参照）。

【００３０】次に、ｎチャネルトランジスタのゲート電
極となる半導体膜１４１に、イオン注入法によりｎ型不
純物をドーピングする。また、ｐチャネルトランジスタ
のゲート電極となる半導体膜１４２に、同じくイオン注
入法によりｐ型不純物をドーピングする。そして、第２
層導体膜１５０の上に、低抵抗の金属膜１００を所望の
膜厚だけ堆積する（図３（ｂ）参照）。

【００３１】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート電極１６１、１６２を形成した
後、各ゲート電極１６１、１６２に絶縁膜側壁１７０を
形成する。そして、シリコン基板１０のソース・ドレイ
ン領域８０、９０に高濃度に不純物をイオン注入した
後、熱処理により不純物を活性化してＭＩＳＦＥＴを完
成する（図３（ｃ）参照）。

【００３２】図４は、本発明の第３の実施形態による半
導体装置の製造方法を示す図である。図４を参照する
と、まず、素子分離領域２０を形成したシリコン基板１
０上に、ゲート絶縁膜３０を形成する。次に、ゲート電
極膜を構成する第１層半導体膜２４０として、不純物を
ドープした５〜５０ｎｍのシリコン膜あるいはシリコン
・ゲルマニウム固溶膜を堆積する。この後、第１層半導
体膜２４０の上に、ゲート電極膜を構成する第２層導体
膜２５０として、金属窒化膜あるいは金属酸化膜を堆積
する。そしてさらに、第２層導体膜２５０の上に、低抵
抗の金属膜２００を所望の膜厚だけ堆積する（図４
（ａ）参照）。

【００３３】次に、ｎチャネルトランジスタのゲート電
極となる半導体膜２４１に、イオン注入法によりｎ型不
純物をドーピングする。また、ｐチャネルトランジスタ
のゲート電極となる半導体膜２４２に、同じくイオン注
入法によりｐ型不純物をドーピングする（図４（ｂ）参
照）。

【００３４】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート電極２６１、２６２を形成した
後、各ゲート電極２６１、２６２に絶縁膜側壁２７０を
形成する。そして、シリコン基板１０のソース・ドレイ
ン領域８０、９０に高濃度に不純物をイオン注入した
後、熱処理により不純物を活性化してＭＩＳＦＥＴを完
成する（図４（ｃ）参照）。

【００３５】

【実施例】次に、本発明の実施例を図面を参照して説明
する。

【００３６】第１実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。図１を参照する
と、まず、ＬＯＣＯＳ法により素子分離領域２０を形成
したシリコン半導体基板１０上に、ゲート絶縁膜３０と
して、４ｎｍのゲート酸化膜を熱酸化法により形成す
る。次に、第１層半導体膜４０として、不純物であるボ
ロンをドープした２０ｎｍ厚の多結晶シリコン膜を減圧
ＣＶＤ法により堆積する。そして、第２層導体膜５０と
して、不純物をドープしない１３０ｎｍ厚の多結晶シリ
コン膜を減圧ＣＶＤ法により堆積する（図１（ａ）参
照）。

【００３７】次に、ｎチャネルトランジスタ領域の多結
晶シリコン膜４１、５１に、イオン注入法により、ｎ型
不純物としてリンを８Ｅ１５ｃｍ^−３だけドープする。
また、ｐチャネルトランジスタ領域の多結晶シリコン膜
４２、５２に、イオン注入法により、ｐ型不純物として
ボロンを３Ｅ１５ｃｍ^−３だけドープする（図１（ｂ）
参照）。

【００３８】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート長０．２μｍのゲート電極６１、
６２を形成し、当該ゲート電極６１、６２に絶縁膜側壁
７０を形成する。そして、ｎチャネルトランジスタとｐ
チャネルトランジスタのソース・ドレイン領域８０、９
０に、それぞれヒ素とボロンをイオン注入法により高濃
度にドープした後、１０００℃の熱処理により不純物を
活性化し、ＭＩＳＦＥＴを完成する（図１（ｃ）参
照）。

【００３９】第２実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。第２実施例によ
る半導体装置の製造手順を図２に示す。図２を参照する
と、まず、トレンチ法により素子分離領域２０を形成し
たシリコン半導体基板１０上に、ゲート絶縁膜３０とし
て、３ｎｍのゲート窒化酸化膜を熱窒化酸化法により形
成する。次に、第１層半導体膜４０として、不純物であ
るボロンをドープした２０ｎｍ厚の多結晶シリコン・ゲ
ルマニウム膜を減圧ＣＶＤ法により堆積する。そして、
第２層導体膜５０として、不純物をドープしない１００
ｎｍ厚の多結晶シリコン膜４０を減圧ＣＶＤ法により堆
積する（図２（ａ）参照）。

【００４０】次に、ｎチャネルトランジスタ領域の多結
晶シリコン膜５１に、イオン注入法により、ｎ型不純物
としてリンを６Ｅ１５ｃｍ^−３だけドープする。また、
ｐチャネルトランジスタ領域の多結晶シリコン膜５２
に、イオン注入法により、ｐ型不純物としてボロンを３
Ｅ１５ｃｍ^−３だけドープする（図２（ｂ）参照）。

【００４１】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート長０．１８μｍのゲート電極６
１、６２を形成し、当該ゲート電極６１、６２に絶縁膜
側壁７０を形成する。そして、ｎチャネルトランジスタ
とｐチャネルトランジスタのソース・ドレイン領域８
０、９０に、それぞれヒ素とボロンをイオン注入法によ
り高濃度にドープした後、１０５０℃の熱処理により不
純物を活性化し、ＭＩＳＦＥＴを完成する（図２（ｃ）
参照）。

【００４２】第３実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。図１を参照する
と、まず、トレンチ法により素子分離領域２０を形成し
たシリコン半導体基板１０上に、ゲート絶縁膜３０とし
て、３ｎｍのゲート窒化酸化膜を熱窒化酸化法により形
成する。次に、第１層半導体膜４０として、不純物であ
るボロンをドープした２５ｎｍ厚の多結晶シリコン・ゲ
ルマニウム膜を減圧ＣＶＤ法により堆積する。そして、
第２層導体膜５０として、不純物をドープしない１２０
ｎｍ厚の多結晶シリコン・ゲルマニウム膜を減圧ＣＶＤ
法により堆積する（図１（ａ）参照）。

【００４３】次に、ｎチャネルトランジスタ領域の多結
晶シリコン・ゲルマニウム膜４１、５１に、イオン注入
法により、ｎ型不純物としてリンを１Ｅ１６ｃｍ^−３だ
けドープする。また、ｐチャネルトランジスタ領域の多
結晶シリコン・ゲルマニウム膜４２、５２に、イオン注
入法により、ｐ型不純物としてボロンを５Ｅ１５ｃｍ
^−３だけドープする（図１（ｂ）参照）。

【００４４】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート長０．１５μｍのゲート電極６
１、６２を形成し、当該ゲート電極６１、６２に絶縁膜
側壁７０を形成する。そして、ｎチャネルトランジスタ
とｐチャネルトランジスタのソース・ドレイン領域８
０、９０に、それぞれヒ素とボロンをイオン注入法によ
り高濃度にドープした後、１０００℃の熱処理により不
純物を活性化し、ＭＩＳＦＥＴを完成する（図１（ｃ）
参照）。

【００４５】第４実施例は、図３を参照して説明した第
２の実施形態に対応する実施例である。図３を参照する
と、まず、トレンチ法により素子分離領域形成したシリ
コン半導体基板１０上に、ゲート絶縁膜３０として、２
ｎｍのゲート窒化酸化膜を熱窒化酸化法により形成しす
る。次に、第１層半導体膜１４０として、不純物である
ボロンをドープした１０ｎｍ厚の多結晶シリコン膜を減
圧ＣＶＤ法により堆積する。そして、第２層導体膜１５
０として、４ｎｍ厚の窒化チタン膜をスパッタ法により
堆積する（図３（ａ）参照）。

【００４６】次に、ｎチャネルトランジスタ領域の多結
晶シリコン膜１４１に、イオン注入法により、ｎ型不純
物としてヒ素を１Ｅ１６ｃｍ^−３だけドープする。ま
た、ｐチャネルトランジスタ領域の多結晶シリコン膜１
４２に、ｐ型不純物としてボロンを５Ｅ１５ｃｍ^−３だ
けドープする。そしてさらに、金属膜１００として、タ
ングステン膜をスパッタ法により１００ｎｍだけ堆積す
る（図３（ｂ）参照）。

【００４７】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート長０．１μｍのゲート電極１６
１、１６２を形成し、当該ゲート電極１６１、１６２に
絶縁膜側壁１７０を形成する。そして、ｎチャネルトラ
ンジスタとｐチャネルトランジスタのソース・ドレイン
領域８０、９０に、それぞれヒ素とボロンをイオン注入
法により高濃度にドープした後、６００℃の熱処理によ
り不純物を活性化し、ＭＩＳＦＥＴを完成する（図３
（ｃ）参照）。

【００４８】本実施例において、第１層半導体膜１４０
としてシリコンを用いたが、これに限る必要はなく、シ
リコン・ゲルマニウムを用いても良い。また、第２層導
体膜１５０として、窒化チタンを用いたが、これに限る
必要はなく、他の金属窒化膜あるいは金属酸化膜、例え
ば窒化タングステンや酸化ルテニウムを用いても良い。
また、金属膜１００としてタングステンを用いたがこれ
に限る必要はなく、モリブデン等の高融点金属を用いて
も良い。

【００４９】第５実施例は、第４図を参照して説明した
第３の実施形態に対応する実施例である。図４を参照す
ると、まず、トレンチ法により素子分離領域２０を形成
したシリコン半導体基板１０上に、熱窒化酸化法により
生成した窒化酸化膜とＣＶＤ法により生成した５酸化タ
ンタル膜とで、実効膜厚１ｎｍのゲート絶縁膜３０を形
成する。次に、第１層半導体膜２４０として、不純物で
あるボロンをドープした１０ｎｍ厚の多結晶シリコン・
ゲルマニウム膜を減圧ＣＶＤ法により堆積する。次に、
第２層導体膜２５０として、２ｎｍ厚の窒化タングステ
ン膜をスパッタ法により堆積する。そして、金属膜２０
０として、４０ｎｍ厚のタングステン膜をスパッタ法に
よりさらに堆積する（図４（ａ）参照）。

【００５０】次に、ｎチャネルトランジスタ領域の多結
晶シリコン・ゲルマニウム膜２４１に、イオン注入法に
より、ｎ型不純物としてリンを１Ｅ１６ｃｍ^−３だけド
ープする。また、ｐチャネルトランジスタ領域の多結晶
シリコン・ゲルマニウム膜２４２に、イオン注入法によ
り、ｐ型不純物としてボロンを５Ｅ１５ｃｍ^−３だけド
ープする（図４（ｂ）参照）。

【００５１】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート長０．０８μｍのゲート電極２６
１、２６２を形成し、当該ゲート電極２６１、２６２に
絶縁膜側壁７０を形成する。そして、ｎチャネルトラン
ジスタとｐチャネルトランジスタのソース・ドレイン領
域８０、９０に、それぞれヒ素とボロンをイオン注入法
により高濃度にドープした後、１０００℃の熱処理によ
り不純物を活性化し、ＭＩＳＦＥＴを完成する（図４
（ｃ）参照）。

【００５２】本実施例において、第２層導体膜２５０と
して、窒化タングステンを用いたが、これに限る必要は
なく、他の金属窒化膜あるいは金属酸化膜、例えば窒化
チタン膜等でも良い。また、金属膜２００としてタング
ステンを用いたがこれに限る必要はない。

【００５３】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。

【００５４】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ゲート電極の下層の半導体膜を
形成する際に、同時に不純物をドープすることにより、
ゲート電極空乏化を大幅に低減できるため、ゲート電極
の空乏化を原因とするトランジスタ性能の劣化を防止で
きるという効果がある。

【００５５】また、膜形成時に不純物をドープすること
により、活性化の高い不純物を高濃度にドープできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による半導体装置の
製造方法を示す模式的断面図である。

【図２】第１の実施形態の他の実施例による半導体装
置の製造方法を示す模式的断面図である。

【図３】本発明の第２の実施形態による半導体装置の
製造方法を示す模式的断面図である。

【図４】本発明の第３の実施形態による半導体装置の
製造方法を示す模式的断面図である。

【図５】ゲート電極の空乏化率とシリコン膜中にドー
プする不純物量との関係を示す図である。

【図６】半導体装置（ＭＩＳ型電界効果トランジス
タ）の構成を示す模式的断面図である。

【符号の説明】

１０シリコン基板２０素子分離酸化膜３０ゲート絶縁膜４０、１４０、２４０第１層半導体膜５０、１５０、２５０第２層導体膜６１、６２、１６１、１６２、２６１、２６２ゲー
ト電極７０、１７０、２７０絶縁膜側壁８０ｎ型ソース／ドレイン領域９０ｐ型ソース／ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/28 H01L 29/43 H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】素子分離領域を形成した半導体基板上
に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第１の
電極形成膜として、前記半導体装置における一方の電気
極性に応じた不純物をドープしながら半導体膜を堆積す
る工程と、前記第１の電極形成膜の上に、ゲート電極を形成する第
２の電極形成膜として、不純物をドープせずに導体膜を
堆積する工程と、前記第１、第２の電極形成膜のうち、前記半導体装置に
おける一方の電気極性のゲート電極を形成する領域に、
該電気極性に応じた不純物をドープする工程と、前記第１、第２の電極形成膜のうち、前記半導体装置に
おける他方の電気極性のゲート電極を形成する領域に、
該電気極性に応じた不純物をドープする工程と、前記第１、第２の電極形成膜に対して、エッチングによ
りゲート電極パターンを形成する工程と、前記半導体における各電気極性のソース／ドレイン領域
に各々所定の不純物をドープする工程とを含み、前記第２の電極形成膜を、金属窒化膜又は金属酸化膜に
て形成することを特徴とする半導体装置の製造方法。
【請求項２】前記第１の電極形成膜を、シリコン膜ま
たはシリコン・ゲルマニウム固溶膜にて形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】素子分離領域を形成した半導体基板上
に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第１の
電極形成膜として、前記半導体装置における一方の電気
極性に応じた不純物をドープしながら半導体膜を堆積す
る工程と、前記第１の電極形成膜の上に、ゲート電極を形成する第
２の電極形成膜として、不純物をドープせずに導体膜を
堆積する工程と、前記第１、第２の電極形成膜のうち、前記半導体装置に
おける一方の電気極性のゲート電極を形成する領域に、
該電気極性に応じた不純物をドープする工程と、前記第１、第２の電極形成膜のうち、前記半導体装置に
おける他方の電気極性のゲート電極を形成する領域に、
該電気極性に応じた不純物をドープする工程と、前記第１、第２の電極形成膜に対して、エッチングによ
りゲート電極パターンを形成する工程と、前記半導体における各電気極性のソース／ドレイン領域
に各々所定の不純物をドープする工程とを含み、前記第２の電極形成膜を、金属窒化膜と金属膜又は金属
酸化膜と金属膜とを積層した積層膜にて形成することを
特徴とする半導体装置の製造方法。
【請求項４】前記第１の電極形成膜を、シリコン膜ま
たはシリコン・ゲルマニウム固溶膜にて形成することを
特徴とする請求項３に記載の半導体装置の製造方法。