KR20030058664A - 반도체 소자의 시모스(ｃｍｏｓ) 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 형성 방법에 관한 것으로, 특히 NMOS의 게이트 전극을 일 함수가 4.0 ∼ 4.4eV인 TaSiN층으로 형성하고 PMOS의 게이트 전극을 일 함수가 4.7 ∼ 5.0eV인 TiSiN층으로 형성하여 표면 채널(Channel)을 갖는 CMOS를 형성하므로, 종래의 도핑(Doping)된 다결정 실리콘층의 게이트 전극 형성 공정 시 발생되는 게이트 전극의 공핍 효과와 붕소(B) 침투 현상을 방지하고 또한 과도한 이온주입 공정 없이 각각 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되고, NMOS의 문턱전압은 +0.5V이하가 되어 CMOS 형성 공정이 단순화되므로 소자의 집적도, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 시모스(ＣＭＯＳ) 형성 방법{Method for forming CMOS of semiconductor device}
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 형성 방법에 관한 것으로, 특히 NMOS의 게이트 전극을 일 함수가 4.0 ∼ 4.4eV인 TaSiN층으로 형성하고 PMOS의 게이트 전극을 일 함수가 4.7 ∼ 5.0eV인 TiSiN층으로 형성하여 표면 채널(Channel)을 갖는 CMOS를 형성하므로 소자의 집적도, 수율 및 신뢰성을 향상시키는 반도체 소자의 CMOS 형성 방법에 관한 것이다.
일반적으로 CMOS는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 형성공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.
그리고 CMOS의 게이트 전극은 주로 고융점, 박막형성의 용이성, 선 패턴(Pattern)의 용이성, 산화 분위기에 대한 안정성 및 평탄화 특성을 갖는 다결정 실리콘층으로 형성하였다.
상기 게이트 전극은 NMOS 및 PMOS 영역에 모두 n+다결정 실리콘을 사용했으나, PMOS 영역에서는 카운트 도핑(Count doping)에 의한 베리드 채널(Buried channel)이 형성되므로 숏(Short) 채널 효과 및 누설전류가 증대되는 단점이 있었다.
최근에는, 상기 단점을 극복하기 위해 NMOS 영역에 n+다결정 실리콘을 형성하고, PMOS 영역에 p+다결정 실리콘을 형성하는 듀얼 게이트 전극을 형성하여 NMOS 및 PMOS 영역에 모두 표면 채널을 형성하였다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도로서,“A”는 NMOS가 형성될 영역을 도시한 것이고,“B”는 PMOS가 형성될 영역을 도시한 것이다.
도 1a를 참조하면, CMOS의 게이트 전극 형성 공정에 있어서, 이온주입 마스크를 사용하여 p형 및 n형 불순물을 상기 반도체 기판(11)에 선택적으로 주입하고, 드라이브 인(Drive-in) 공정을 실시하여 p 웰(13)과 n 웰(15)을 형성한다.
도 1b를 참조하면, 반도체 기판(11) 상에 산화막(17)과 도핑(Doping)되지 않는 다결정 실리콘층(19)을 형성한다.
그리고, n 웰 마스크를 사용한 이온 주입 공정으로 상기 p 웰(13) 상측의 다결정 실리콘층(19)에 인(P) 이온 또는 비소(As) 이온과 같은 n형 불순물을 도핑한다.
이어, p 웰 마스크를 사용한 이온 주입 공정으로 상기 n 웰(15) 상측의 다결정 실리콘층(19)에 붕소(B) 이온 또는 BF2이온과 같은 p형 불순물을 도핑한다.
도 1c를 참조하면, 상기 선택적으로 이온이 주입된 다결정 실리콘층(19) 상에 금속층(21)을 형성한다.
그리고, 게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 금속층(21), 다결정 실리콘층(19) 및 산화막(17)을 식각하여 상기 각 p 웰(13)과 n 웰(15) 상측에 상기 산화막(17)의 게이트 산화막과 게이트 전극을 형성한다.
여기서, 상기 게이트 전극은 상기 다결정 실리콘층(19)과 금속층(21)으로 적층되어 형성된다.
상술한 바와 같이 종래 기술에 따른 반도체 소자의 CMOS 및 그의 형성 방법은 듀얼 게이트 전극을 형성하기 때문에 다음과 같은 이유에 의해 소자의 특성이 저하되는 문제점이 있었다.
첫째, PMOS 영역의 p+다결정 실리콘 게이트 전극에서 게이트 산화막 부위에 붕소의 활성화가 이루어지지 않는 등의 이유에 의해 CMOS의 다결정 실리콘 게이트 전극에서 게이트 전극의 공핍 효과(Gate depletion effect)가 발생되어 반전 캐패시턴스를 감소시키고 문턱전압을 증가시킨다.
둘째, 상기 p+다결정 실리콘 게이트 전극 내에 잔존하는 붕소 이온이 상기 게이트 산화막을 통과하여 반도체 기판의 채널 영역으로 확산하는 붕소 침투 현상이 발생되어 플랫 밴드(Flat band) 전압 및 문턱전압을 변화시키고 지오아이(Gate Oxide Integrity : GOI) 특성을 저하시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 NMOS의 게이트 전극을 일 함수가 4.0 ∼ 4.4eV인 TaSiN층으로 형성하고 PMOS의 게이트 전극을 일 함수가 4.7 ∼ 5.0eV인 TiSiN층으로 형성하여 표면 채널을 갖는 CMOS를 형성하므로, 종래의 도핑(Doping)된 다결정 실리콘층의 게이트 전극 형성 공정 시 발생되는 게이트 전극의 공핍 효과와 붕소 침투 현상을 방지하는 반도체 소자의 CMOS 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 제 3 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 제 4 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11, 51 : 반도체 기판13, 53 : p 웰
15, 55 : n 웰17 : 산화막
19 : 다결정 실리콘층21 : 금속층
57 : 게이트 산화막59 : TaSiN층
61 : TiSiN층63 : 텅스텐층
65 : 하드 마스크층
이상의 목적을 달성하기 위한 본 발명은 p 웰과 n 웰이 각각 형성된 반도체 기판 상에 게이트 절연막과 일 함수가 4.0 ∼ 4.4eV인 제 1 도전층을 형성하는 단계, 상기 p 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 제 1 도전층을 식각하는 단계, 상기 제 1 도전층을 포함한 게이트 절연막 상에 일 함수가 4.7 ∼ 5.0eV인 제 2 도전층을 형성하는 단계, 상기 제 2 도전층 상에 금속층과 하드 마스크층을 형성하는 단계 및 상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, 금속층 및 제 2 도전층을 식각하되, 상기 제 1 도전층/제 2 도전층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 제 2 도전층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법을 제공하는 것과,
상기 제 1 도전층을 5 ∼ 500Å 두께의 TaSiN층(Ta1-xSixNy, x:0.05∼0.95, y:0.01∼0.99)으로 형성하는 것과,
상기 TaSiN층을 TaN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의 온도와 0.20 ∼ 15kW의 전압 하에 5 ∼ 100sccm의 질소(N)와 5 ∼ 50sccm의 아르곤(Ar)을사용한 질소 반응성의 스퍼터링 공정으로 형성하는 것과,
상기 TaSiN층을 어드밴스드 CVD 공정으로 형성하거나 Ta의 전구체로 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성하는 것과,
상기 TaSiN층을 단원자 증착법을 사용하여 형성하는 것과,
상기 제 2 도전층을 5 ∼ 500Å 두께의 TiSiN층(Ti1-xSixNy, x:0.05∼0.95, y:0.01∼0.99)으로 형성하는 것과,
상기 TiSiN층을 TiN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의 온도와 0.25 ∼ 15kW의 전압 하에 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 아르곤을 사용한 질소 반응성의 스퍼터링 공정으로 형성하는 것과,
상기 TiSiN층을 어드밴스드 CVD 공정으로 형성하거나 Ti의 전구체로 TiCl4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성하는 것과,
상기 제 1, 제 2 도전층을 50 ∼ 650℃의 온도와 0.05 ∼ 3 Torr 압력의 단원자 증착법을 사용하여 형성하는 것과,
상기 금속층을 5 ∼ 1000Å 두께의 텅스텐층, 일 함수가 4.8 ∼ 5.0eV인TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나 또는 그 이상의 층으로 형성하는 것을 특징으로 한다.
그리고, 본 발명은 p 웰과 n 웰이 각각 형성된 반도체 기판 상에 게이트 절연막과 SiN층을 형성하는 단계, 이온 주입 공정에 의해 상기 n 웰 상측의 SiN층에 Ti 이온을 주입하여 TiSiN층을 형성하고, 상기 p 웰 상측의 SiN층에 Ta 이온을 주입하여 TaSiN층을 형성하는 단계, 전면에 텅스텐층 및 하드 마스크층을 형성하는 단계 및 상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층과 금속층을 식각하고 상기 TiSiN층 또는 TaSiN층을 식각하되, 상기 TaSiN층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법을 제공하는 것을 특징으로 한다.
본 발명은 p 웰과 n 웰이 각각 형성된 반도체 기판 상에 제 1 산화막, TiSiN층 및 하드 마스크층을 형성하는 단계, 상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, TiSiN층 및 제 1 산화막을 식각하는 단계, 상기 TiSiN층 양측의 반도체 기판 표면 내에 저농도 불순물 영역을 형성하는 단계, 상기 하드 마스크층을 포함한 TiSiN층 측벽에 절연막 스페이서를 형성하는 단계, 상기 절연막 스페이서를 포함한 TiSiN층 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계, 전면에 층간 절연막을 형성하고, 상기 TiSiN층 상측의 층간 절연막을 평탄 식각하는 단계, 상기 n웰 마스크에 의한 사진식각 공정에 의해 상기 p 웰 상측의 TiSiN층과 제 1 산화막을 식각하는 단계, 전면에 제 2 산화막과 TaSiN층을 순차적으로 형성하는 단계 및 상기 층간 절연막 상측의 TaSiN층과 제 2 산화막을 평탄 식각하되, 상기 TaSiN층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 p 웰과 n 웰이 각각 형성된 반도체 기판 상에 제 1 산화막, 다결정 실리콘층 및 하드 마스크층을 형성하는 단계, 상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, 다결정 실리콘층 및 제 1 산화막을 식각하는 단계, 상기 다결정 실리콘층 양측의 반도체 기판 표면 내에 저농도 불순물 영역을 형성하는 단계, 상기 하드 마스크층을 포함한 다결정 실리콘층 측벽에 절연막 스페이서를 형성하는 단계, 상기 절연막 스페이서를 포함한 다결정 실리콘층 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계, 전면에 층간 절연막을 형성하고, 상기 다결정 실리콘층 상측의 층간 절연막을 평탄 식각하는 단계, 상기 n웰 마스크에 의한 사진식각 공정에 의해 상기 p 웰 상측의 다결정 실리콘층과 제 1 산화막을 식각하는 단계, 전면에 제 2 산화막과 TaSiN층을 순차적으로 형성하는 단계, 상기 층간 절연막 상측의 TaSiN층과 제 2 산화막을 평탄 식각하여 NMOS 게이트 전극을 형성하는 단계, 상기 노출된 n웰 상측의 다결정 실리콘층과 제 1 산화막을 식각하는 단계 및 전면에 제 3 산화막과 TiSiN층을 순차적으로 형성하는 단계 및 상기 층간 절연막 상측의 TiSiN층과 제 3 산화막을 평탄 식각하여 PMOS 게이트전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는, NMOS의 게이트 전극을 일 함수가 4.0 ∼ 4.4eV인 TaSiN층으로 형성하고 PMOS의 게이트 전극을 일 함수가 4.7 ∼ 5.0eV인 TiSiN층으로 형성하여 표면 채널을 갖는 CMOS를 형성하므로, 종래의 도핑된 다결정 실리콘층의 게이트 전극 형성 공정 시 발생되는 게이트 전극의 공핍 효과와 붕소 침투 현상을 방지하고 또한 과도한 이온주입 공정 없이 각각 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되고, NMOS의 문턱전압은 +0.5V이하가 되어 CMOS 형성 공정을 단순화시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도로서,“A”는 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 PMOS가 형성될 제 2 영역을 도시한 것이다.
도 2a를 참조하면, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 반도체 기판(51)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(53)과 n 웰(55)을 형성한다.
그 다음, 상기 반도체 기판(51)을 열산화 시켜 게이트 산화막(57)을 성장시킨다.
도 2b를 참조하면, 상기 p 웰(53)의 게이트 산화막(57) 상에 일 함수가 4.0∼ 4.4eV인 Ta1-xSixNy(x:0.05∼0.95, y:0.01∼0.99)의 TaSiN층(59)을 5 ∼ 500Å의 두께로 형성한다.
그리고, 상기 제 1 영역(A)의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 TaSiN층(59)을 식각한다.
여기서, 상기 TaSiN층(59)은 TaN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의 온도와 0.20 ∼ 15kW의 전압 하에 O ∼ 100sccm의 질소(N)와 5 ∼ 100sccm의 아르곤(Ar)을 사용한 질소 반응성의 스퍼터링(Sputtering) 공정으로 상기 TaSiN층(59)을 형성한다.
그리고, 상기 TaSiN층(59)을 어드밴스드(Advanced) CVD(Chemical Vapour Deposition) 공정으로 형성하거나 Ta의 전구체로 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성할 수도 있다.
또한, 상기 TaSiN층(59)을 50 ∼ 650℃의 온도와 0.05 ∼ 3 Torr 압력의 단원자 증착법을 사용하여 형성할 수도 있다.
도 2c를 참조하면, 상기 TaSiN층(59)을 포함한 게이트 산화막(57) 상에 일 함수가 4.7 ∼ 5.0eV인 Ti1-xSixNy(x:0.05∼0.95, y:0.01∼0.99)의 TiSiN층(61), 텅스텐층(63) 및 하드 마스크층(65)을 순차적으로 형성한다.
여기서, 상기 TiSiN층(61)은 TiN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의온도와 0.25 ∼ 15kW의 전압 하에 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 아르곤을 사용한 질소 반응성의 스퍼터링 공정으로 상기 TiSiN층(61)을 5 ∼ 500Å의 두께로 형성한다.
그리고, 상기 TiSiN층(61)을 어드밴스드 CVD 공정으로 형성하거나 Ti의 전구체로 TiCl4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성할 수도 있다.
또한, 상기 TiSiN층(61)을 50 ∼ 650℃의 온도와 0.05 ∼ 3 Torr 압력의 단원자 증착법을 사용하여 형성할 수도 있다.
그리고, 상기 텅스텐층(63)을 5 ∼ 1000Å의 두께로 형성하고, 상기 텅스텐층(63) 대신에 일 함수가 4.8 ∼ 5.0eV인 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나 또는 그 이상의 층으로 형성할 수 있다.
도 2d를 참조하면, 상기 제 1 영역(A) 및 제 2 영역(B)의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층(65), 텅스텐층(63) 및 TiSiN층(61)을 식각한다. 이때, 상기 TaSiN층(59)/TiSiN층(61)/텅스텐층(63)의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층(61)/텅스텐층(63)의 적층 구조의 PMOS 게이트 전극을 형성한다.
도 3a 내지 도 3c는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도로서,“A”는 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 PMOS가 형성될 제 2 영역을 도시한 것이다.
도 3a를 참조하면, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 반도체 기판(61)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(63)과 n 웰(65)을 형성한다.
그리고, 상기 반도체 기판(61)을 열산화 시켜 게이트 산화막(67)을 성장시킨다.
이어, 상기 게이트 산화막(67) 상에 SiN층(69)과 제 1 감광막을 순차적으로 형성한 후, 상기 감광막을 상기 제 1 영역(A)에만 남도록 선택적으로 노광 및 현상하여 제 1 감광막 패턴(71)을 형성한다.
그리고, 상기 제 1 감광막 패턴(71)을 마스크로 하는 이온 주입 공정에 의해 상기 노출된 제 2 영역(B)의 SiN층(69)에 Ti 이온을 주입하여 TiSiN층(73)을 형성한다.
도 3b를 참조하면, 상기 제 1 감광막 패턴(71)을 제거하고, 상기 TiSiN층(73)을 포함한 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 제 1 영역(A)에만 제거되도록 선택적으로 노광 및 현상하여 제 2 감광막 패턴(75)을 형성한다.
그리고, 상기 제 2 감광막 패턴(75)을 마스크로 하는 이온 주입 공정에 의해 상기 노출된 제 1 영역(A)의 SiN층(69)에 Ta 이온을 주입하여 TaSiN층(77)을 형성한다.
도 3c를 참조하면, 상기 제 2 감광막 패턴(75)을 제거하고, 상기TaSiN층(77)을 포함한 전면에 텅스텐층(79) 및 하드 마스크층(81)을 순차적으로 형성한다.
그리고, 상기 제 1 영역(A) 및 제 2 영역(B)의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층(81)과 텅스텐층(79)을 식각하고 상기 TiSiN층(73) 또는 TaSiN층(77)을 식각한다. 이때, 상기 TaSiN층(77)/텅스텐층(79)의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층(73)/텅스텐층(79)의 적층 구조의 PMOS 게이트 전극을 형성한다.
도 4a 내지 도 4d는 본 발명의 제 3 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도로서,“A”는 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 PMOS가 형성될 제 2 영역을 도시한 것이다.
도 4a에서와 같이, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 반도체 기판(101)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(103)과 n 웰(105)을 형성한다.
그리고, 상기 반도체 기판(101) 상에 제 1 산화막(107), TiSiN층(109) 및 하드 마스크층(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 1 영역(A) 및 제 2 영역(B)의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, TiSiN층(109) 및 제 1 산화막(107)을 식각한다.
그리고, 이온주입 마스크를 사용하여 저 농도, 저 에너지의 p형 또는 n형 불순물을 반도체 기판(101)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 상기 TiSiN층(109) 양측의 반도체 기판(101) 표면 내에 저농도 불순물 영역(부호화 하지 않음)을 형성한다.
그 후, 상기 TiSiN층(109)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 하드 마스크층을 포함한 TiSiN층(109) 측벽에 질화막 스페이서(110)를 형성한다.
그리고, 이온주입 마스크를 사용하여 고 농도, 고 에너지의 p형 또는 n형 불순물을 반도체 기판(101)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 상기 질화막 스페이서(110)를 포함한 TiSiN층(109) 양측의 반도체 기판(101) 표면 내에 고농도 불순물 영역(부호화 하지 않음)을 형성한다.
여기서, 상기 저농도 불순물 영역과 고농도 불순물 영역으로 LDD(Lightly Doped Drain) 구조의 소오스/드레인 불순물 영역(111)을 형성한다.
그리고, 상기 TiSiN층(109)을 포함한 전면에 층간 절연막(113)을 형성하고, 상기 TiSiN층(109)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 층간 절연막(113)과 하드 마스크층을 연마하여 상기 TiSiN층(109)을 노출시킨다.
도 4b에서와 같이, 상기 TiSiN층(109)을 포함한 층간 절연막(113) 상에 감광막을 도포하고, 상기 감광막을 상기 제 1 영역(A)만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(115)을 형성한다.
그리고, 상기 감광막 패턴(115)을 마스크로 상기 TiSiN층(109)과 제 1 산화막(107)을 식각한다.
도 4c에서와 같이, 상기 감광막 패턴(115)을 포함한 전면에 제 2산화막(117)과 TaSiN층(119)을 순차적으로 형성한다.
도 4d에서와 같이, 상기 층간 절연막(113)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 TaSiN층(119)과 제 2 산화막(117)을 평탄 식각하고 상기 감광막 패턴(115)을 제거한다. 이때, 상기 TaSiN층(119)의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층(109)의 PMOS 게이트 전극을 형성한다.
도 5a 내지 도 5f는 본 발명의 제 4 실시 예에 따른 반도체 소자의 CMOS 형성 방법을 도시한 단면도로서,“A”는 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 PMOS가 형성될 제 2 영역을 도시한 것이다.
도 5a를 참조하면, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 반도체 기판(131)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(133)과 n 웰(135)을 형성한다.
그리고, 상기 반도체 기판(131) 상에 제 1 산화막(137), 다결정 실리콘층(139) 및 하드 마스크층(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 1 영역(A) 및 제 2 영역(B)의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, 다결정 실리콘층(139) 및 제 1 산화막(137)을 식각한다.
그리고, 이온주입 마스크를 사용하여 저 농도, 저 에너지의 p형 또는 n형 불순물을 반도체 기판(131)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 상기 다결정 실리콘층(139) 양측의 반도체 기판(131) 표면 내에 저농도 불순물 영역(부호화 하지 않음)을 형성한다.
그 후, 상기 다결정 실리콘층(139)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 하드 마스크층을 포함한 다결정 실리콘층(139) 측벽에 질화막 스페이서(140)를 형성한다.
그리고, 이온주입 마스크를 사용하여 고 농도, 고 에너지의 p형 또는 n형 불순물을 반도체 기판(131)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 상기 질화막 스페이서(140)를 포함한 다결정 실리콘층(139) 양측의 반도체 기판(131) 표면 내에 고농도 불순물 영역(부호화 하지 않음)을 형성한다.
여기서, 상기 저농도 불순물 영역과 고농도 불순물 영역으로 LDD 구조의 소오스/드레인 불순물 영역(141)을 형성한다.
그리고, 상기 다결정 실리콘층(139)을 포함한 전면에 층간 절연막(143)을 형성하고, 상기 다결정 실리콘층(139)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 층간 절연막(143)과 하드 마스크층을 연마하여 상기 다결정 실리콘층(139)을 노출시킨다.
도 5b를 참조하면, 상기 다결정 실리콘층(139)을 포함한 층간 절연막(143) 상에 감광막을 도포하고, 상기 감광막을 상기 제 1 영역(A)만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(145)을 형성한다.
그리고, 상기 감광막 패턴(145)을 마스크로 상기 다결정 실리콘층(139)과 제 1 산화막(137)을 식각한다.
도 5c를 참조하면, 상기 감광막 패턴(145)을 포함한 전면에 제 2 산화막(147)과 TaSiN층(149)을 순차적으로 형성한다.
도 5d를 참조하면, 상기 층간 절연막(143)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 TaSiN층(149)과 제 2 산화막(147)을 평탄 식각하여 상기 제 1 영역(A)의 게이트 전극을 형성하고 상기 감광막 패턴(145)을 제거하여 상기 제 2 영역(B)의 다결정 실리콘층(139)을 노출시킨다.
그리고, 상기 제 2 영역(B)의 다결정 실리콘층(139)과 제 1 산화막(137)을 식각한다.
도 5e를 참조하면, 상기 TaSiN층(149)을 포함한 전면에 제 3 산화막(151)과 TiSiN층(153)을 순차적으로 형성한다.
도 5f를 참조하면, 상기 층간 절연막(143)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 TiSiN층(153)과 제 3 산화막(151)을 평탄 식각하여 상기 제 2 영역(B)의 게이트 전극을 형성한다.
본 발명의 반도체 소자의 CMOS 형성 방법은 NMOS의 게이트 전극을 일 함수가 4.0 ∼ 4.4eV인 TaSiN층으로 형성하고 PMOS의 게이트 전극을 일 함수가 4.7 ∼ 5.0eV인 TiSiN층으로 형성하여 표면 채널을 갖는 CMOS를 형성하므로, 종래의 도핑된 다결정 실리콘층의 게이트 전극 형성 공정 시 발생되는 게이트 전극의 공핍 효과와 붕소(B) 침투 현상을 방지하고 또한 과도한 이온주입 공정 없이 각각 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되고, NMOS의 문턱전압은 +0.5V이하가 되어 CMOS 형성 공정이 단순화되므로 소자의 집적도, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (13)

  1. p 웰과 n 웰이 각각 형성된 반도체 기판 상에 게이트 절연막과 일 함수가 4.0 ∼ 4.4eV인 제 1 도전층을 형성하는 단계;
    상기 p 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 제 1 도전층을 식각하는 단계;
    상기 제 1 도전층을 포함한 게이트 절연막 상에 일 함수가 4.7 ∼ 5.0eV인 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층 상에 금속층과 하드 마스크층을 형성하는 단계;
    상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, 금속층 및 제 2 도전층을 식각하되, 상기 제 1 도전층/제 2 도전층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 제 2 도전층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층을 5 ∼ 500Å 두께의 TaSiN층(Ta1-xSixNy, x:0.05∼0.95, y:0.01∼0.99)으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  3. 제 2 항에 있어서,
    상기 TaSiN층을 TaN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의 온도와 0.20 ∼ 15kW의 전압 하에 5 ∼ 100sccm의 질소(N)와 5 ∼ 50sccm의 아르곤(Ar)을 사용한 질소 반응성의 스퍼터링 공정으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  4. 제 2 항에 있어서,
    상기 TaSiN층을 어드밴스드 CVD 공정으로 형성하거나 Ta의 전구체로 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  5. 제 2 항에 있어서,
    상기 TaSiN층을 단원자 증착법을 사용하여 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전층을 5 ∼ 500Å 두께의 TiSiN층(Ti1-xSixNy, x:0.05∼0.95,y:0.01∼0.99)으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  7. 제 6 항에 있어서,
    상기 TiSiN층을 TiN과 Si3N4를 결합하여 형성되며, 0 ∼ 500℃의 온도와 0.25 ∼ 15kW의 전압 하에 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 아르곤을 사용한 질소 반응성의 스퍼터링 공정으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  8. 제 6 항에 있어서,
    상기 TiSiN층을 어드밴스드 CVD 공정으로 형성하거나 Ti의 전구체로 TiCl4, TDMAT, TDEAT 중 선택된 하나를 사용하고 Si의 전구체로 SiH4또는 SiH2Cl2를 사용하고 질소의 전구체로 NH3, N2, ND3중 선택된 하나를 사용한 CVD 공정으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  9. 제 2 항에 있어서,
    상기 제 1, 제 2 도전층을 50 ∼ 650℃의 온도와 0.05 ∼ 3 Torr 압력의 단원자 증착법을 사용하여 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  10. 제 1 항에 있어서,
    상기 금속층을 5 ∼ 1000Å 두께의 텅스텐층, 일 함수가 4.8 ∼ 5.0eV인 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나 또는 그 이상의 층으로 형성함을 특징으로 하는 반도체 소자의 CMOS 형성 방법.
  11. p 웰과 n 웰이 각각 형성된 반도체 기판 상에 게이트 절연막과 SiN층을 형성하는 단계;
    이온 주입 공정에 의해 상기 n 웰 상측의 SiN층에 Ti 이온을 주입하여 TiSiN층을 형성하고, 상기 p 웰 상측의 SiN층에 Ta 이온을 주입하여 TaSiN층을 형성하는 단계;
    전면에 텅스텐층 및 하드 마스크층을 형성하는 단계;
    상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층과 금속층을 식각하고 상기 TiSiN층 또는 TaSiN층을 식각하되, 상기 TaSiN층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법.
  12. p 웰과 n 웰이 각각 형성된 반도체 기판 상에 제 1 산화막, TiSiN층 및 하드 마스크층을 형성하는 단계;
    상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 하드 마스크층, TiSiN층 및 제 1 산화막을 식각하는 단계;
    상기 TiSiN층 양측의 반도체 기판 표면 내에 저농도 불순물 영역을 형성하는 단계;
    상기 하드 마스크층을 포함한 TiSiN층 측벽에 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서를 포함한 TiSiN층 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계;
    전면에 층간 절연막을 형성하고, 상기 TiSiN층 상측의 층간 절연막을 평탄 식각하는 단계;
    상기 n웰 마스크에 의한 사진식각 공정에 의해 상기 p 웰 상측의 TiSiN층과 제 1 산화막을 식각하는 단계;
    전면에 제 2 산화막과 TaSiN층을 순차적으로 형성하는 단계;
    상기 층간 절연막 상측의 TaSiN층과 제 2 산화막을 평탄 식각하되, 상기 TaSiN층/금속층의 적층 구조의 NMOS 게이트 전극을 형성하고, 상기 TiSiN층/금속층의 적층 구조의 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법.
  13. p 웰과 n 웰이 각각 형성된 반도체 기판 상에 제 1 산화막, 다결정 실리콘층 및 하드 마스크층을 형성하는 단계;
    상기 p 웰과 n 웰의 게이트 전극용 마스크를 사용한 사진식각 공정에 의해상기 하드 마스크층, 다결정 실리콘층 및 제 1 산화막을 식각하는 단계;
    상기 다결정 실리콘층 양측의 반도체 기판 표면 내에 저농도 불순물 영역을 형성하는 단계;
    상기 하드 마스크층을 포함한 다결정 실리콘층 측벽에 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서를 포함한 다결정 실리콘층 양측의 반도체 기판 표면 내에 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계;
    전면에 층간 절연막을 형성하고, 상기 다결정 실리콘층 상측의 층간 절연막을 평탄 식각하는 단계;
    상기 n웰 마스크에 의한 사진식각 공정에 의해 상기 p 웰 상측의 다결정 실리콘층과 제 1 산화막을 식각하는 단계;
    전면에 제 2 산화막과 TaSiN층을 순차적으로 형성하는 단계;
    상기 층간 절연막 상측의 TaSiN층과 제 2 산화막을 평탄 식각하여 NMOS 게이트 전극을 형성하는 단계;
    상기 노출된 n웰 상측의 다결정 실리콘층과 제 1 산화막을 식각하는 단계;
    전면에 제 3 산화막과 TiSiN층을 순차적으로 형성하는 단계;
    상기 층간 절연막 상측의 TiSiN층과 제 3 산화막을 평탄 식각하여 PMOS 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 형성 방법.
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