JP2000077429A

JP2000077429A - 半導体装置の製造方法

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Publication number: JP2000077429A
Application number: JP10241796A
Authority: JP
Inventors: Atsuki Ono; 篤樹小野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2000-03-14
Anticipated expiration: 2018-08-27
Also published as: JP3166911B2

Abstract

(57)【要約】【課題】微細デバイスに対応した浅いポケットを製造
する。【解決手段】ダミーゲート電極４０を用いてソースド
レイン領域７を形成した後にダミーゲート電極を除去し
て、ゲート電極を形成する半導体装置の製造方法におい
て、ダミーゲート電極４０を除去した後に、ポケット構
造領域５２を形成するイオン注入を、ダミーゲート電極
があった溝に対してステップ注入による角度注入５２１
によって行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に電界効果型トランジスタ等の半導体装
置の製造方法に関する。

【０００２】

【従来の技術】トランジスタの高性能化のためには微細
化が求められ、これによる電源電圧の低下に伴いゲート
酸化膜厚も薄膜化されるようになってきている。

【０００３】この酸化膜厚の薄膜化によって従来のポリ
シリコンを用いたゲート電極ではゲート／酸化膜界面で
の不純物が充分にできないことによるゲート空乏化が、
微細化による性能改善を阻害する大きな原因となってき
ている。これは、０．１ミクロンレベルのＭＯＳトラン
ジスタのゲート酸化膜厚は１．５ｎｍ程度になるが、こ
のような薄い酸化膜に対して、ｐＭＯＳ側で問題となる
ボロンの突き抜け現象を抑制しつつ、かつ、ゲートポリ
シリコン中に不純物を充分ドープしてゲート空乏化を抑
制するようにするためには、プロセスのマージンが狭く
なるなどの問題、というよりは微細化にともなうゲート
電極としてのポリシリコンの限界があった。

【０００４】これに対してゲート電極を金属で形成する
メタルゲート構造はゲート空乏化の問題はなく微細化に
対しては有望な構造ではあるが、薄いゲート酸化膜と金
属が接触する構造であるため、ゲート構造を形成した後
は高温の熱処理プロセスを適用できないといった制約が
あるために、ダミーのゲートを形成しソース・ドレイン
を形成した後、再度、ゲートを形成するという手法が取
られている。

【０００５】

【発明が解決しようとする課題】ところで、ここで問題
となるのは、これまでの、ソース・ドレイン構造の形成
方法では０．１ミクロンレベルのトランジスタに対応し
たソース・ドレイン構造の形成が困難であるという点で
ある。

【０００６】これは、現在の微細デバイス対応のソース
・ドレイン構造はソース・ドレイン−エクステンション
構造による浅い接合とポケット構造によって成り立って
いるが、この領域がソース・ドレイン形成のためのイオ
ン注入時に発生する点欠陥によって、これらの領域を形
成する不純物が、イオン注入後の活性化のアニールを行
った時に増速拡散という現象によって、接合深さが深く
なる、又は、微細化されたトランジスタでは必須である
ポケット構造となる局所的にチャネル不純物濃度を高く
した領域の不純物が拡散し、濃度が下がってしまい、結
局、ゲートの空乏化という現象は抑制できたものの、微
細デバイスの短チャネル特性を維持できなくなるという
問題点が生じていた。しかも、メタルゲート構造のデバ
イスではソース・ドレイン形成後にゲート酸化工程が行
われるために、この問題は更に顕著になり、この増速拡
散による接合深さの広がりやポケット構造を形成する不
純物の拡散についての解決が望まれていた。この微細化
に伴う問題点を、図５（ａ）〜（ｃ）に示す製造工程を
例に以下に説明する。

【０００７】図５（ａ）はメタルゲート電極をもつデバ
イスで、まず、ダミーゲート電極（４０）に対してソー
ス・ドレイン−エクステンション領域のためのイオン注
入、及びポケット構造のためのイオンを行った後の図で
ある。図５（ｂ）は窒化シリコンからなるサイドウォー
ル（６）を形成した後、ソース・ドレイン領域形成のた
めのイオン注入を行った後の図である。図５（ｃ）はソ
ース・ドレイン領域の活性化のための熱処理を施した時
の図である。

【０００８】ソース・ドレイン領域の形成のためのイオ
ン注入は高ドーズで行われるため、イオン注入の際には
多くの点欠陥（注入されたイオンにより格子位置からず
れたシリコン原子）が多数存在する。これらの点欠陥は
予めドーピングされている不純物原子と結合して、その
不純物の拡散係数を増加させる、いわゆる増速拡散を起
こさせる。即ち、比較的低温の熱処理にもかかわらず、
例えば、しきい値電圧を決定するチャネル領域の不純物
や先に導入されているポケット構造を形成する不純物を
著しく拡散させる（図５（ｃ）中（５３）の領域）。特
に、このソース・ドレイン領域に近いポケット構造を形
成する不純物の分布が、この増速拡散によって分布が変
化してしまえば、短チャネル特性に大きな影響を与える
ことになる。又、この点欠陥が関与した増速拡散は、製
造プロセスの変化に敏感に左右されるので、トランジス
タ自体の電気的特性のばらつきが増加するといった弊害
も合わせて持つ。せっかく、微細デバイスに適した空乏
化のきわめて少ないゲートを持ってきても、ソース・ド
レイン領域の設計が、微細デバイスに適合していなけれ
ば、デバイス自体の性能は上がらない。更に、このよう
なメタルゲート構造を持つトランジスタでは、このダミ
ーのメタルゲートをソース・ドレイン領域形成後に除去
し、その後でゲート酸化膜を形成し直すので、例えば、
ポケット構造を形成していた不純物分布は更に、拡散さ
れることになる。

【０００９】以上から分かるように、微細デバイスとし
て有力なメタルゲートのデバイスに適合した増速拡散に
よる不純物の再分布の影響を受けないプロセス、そし
て、特に、微細デバイスに十分対応したシャローな（浅
い）ポケットを実現するプロセスが望まれていた。

【００１０】なお、ダミーゲート電極を用いてソースド
レイン領域を形成した後に該ダミーゲート電極を除去し
て、ゲート電極を形成する半導体装置は、例えば、特開
昭６１−１５２０８０号公報、特開平５−１２１４４６
号公報、特開平６−８４９５２号公報、特開平６−１７
７１６１号公報に開示されている。

【００１１】

【課題を解決するための手段】本発明は半導体装置の製
造方法は、ダミーゲート電極を用いてソースドレイン領
域を形成した後に該ダミーゲート電極を除去して、ゲー
ト電極を形成する半導体装置の製造方法において、前記
ダミーゲート電極を除去した後に、ポケット構造領域を
形成するイオン注入を、前記ダミーゲート電極があった
溝に対してステップ注入による角度注入によって行うこ
とを特徴とする。本発明はダミーゲート電極を用いてソ
ース・ドレイン形成後にゲート電極を形成するメタルゲ
ート構造トランジスタ等の半導体装置の形成において、
ダミーのゲート電極の除去の後に２ステップの角度注入
によるポケットイオン注入を行うことで、従来問題とな
っていたソース・ドレイン活性化の時に起こっていた、
このイオン注入されたポケット領域を形成する不純物の
増速拡散を抑制することで、微細デバイスに適したシャ
ロー（浅い）、かつ局所的な不純物プロファイルを実現
するものである。

【００１２】

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を用いて詳細に説明する。

【００１３】本発明に基づく半導体装置の製造方法の一
実施形態を図１〜図４に示す。尚、ここではｎ型ＭＯ
Ｓトランジスタを例にして本発明による半導体装置の製
造方法を説明するが、ｐ型ＭＯＳトランジスタに対して
も同様に適用することができる。

【００１４】図１（ａ）に示すように、シリコン基板
（１）上にゲート酸化を行ってダミー酸化膜（３０）を
形成し、さらにダミーゲート電極（４０）を形成し、ダ
ミーのゲート構造を形成する。ダミーのゲート酸化膜
（３０）及びダミーのゲート電極（４０）は、ソース・
ドレインを形成した後で、除去してしまうものである。

【００１５】ここで示す実施例では、シリコン基板
（１）に対してｎ型ＭＯＳトランジスタ形成のため、ｐ
型不純物、例えばボロンをイオン注入法によってドーピ
ングし、トランジスタ動作のために必要な分離特性やし
きい値電圧を持つよう濃度を設定する。０．１ミクロン
レベルのトランジスタであれば、ゲート酸化膜厚を１．
５ｎｍとした場合、例えば、ボロンを１００ｋｅＶで１
×１０¹³／ｃｍ²及び３０ｋｅＶで６×１０¹²／ｃｍ²程
度が注入される。このような不純物のドーピングによっ
てチャネル領域（１１）が形成される。

【００１６】ダミー酸化膜（３０）は例えば、ランプア
ニール装置などで急峻酸化処理によって１．５ｎｍの膜
厚をもつシリコン酸化膜もしくは窒素が含有されたシリ
コン酸化膜である。

【００１７】ダミーのゲート電極（４０）は、材質にポ
リシリコンを膜厚２００ｎｍ堆積したものを、エキシマ
レーザーリソグラフィー又は電子線リソグラフィー技
術、更には、酸化膜との高選択比エッチング技術を用い
ることで形成できる。

【００１８】その後、図１（ｂ）に示すように、ｎ型Ｍ
ＯＳトランジスタにおける、ソース・ドレイン−エクス
テンション領域（５１）となる領域を、イオン注入法に
よって、ひ素を７ｋｅＶで４×１０¹⁴／ｃｍ²程度の条
件で形成する。この時のドレイン−エクステンション領
域の接合深さは３０ｎｍ程度である。

【００１９】ここで重要な点は、通常はトランジスタを
微細化していっても短チャネル効果が起きないように、
ソース・ドレイン−エクステンション領域（５１）を覆
うように基板と導電型の不純物、ここではｎ型トランジ
スタを例にしているのでｐ型不純物である、例えばボロ
ン等、からなるポケット構造もイオン注入法によって形
成するが、本発明では、この時点では行わない点であ
る。

【００２０】その後、サイドウォール形成のために窒化
シリコン膜を８０ｎｍ程度堆積する。この窒化シリコン
は例えばＣＶＤ（chemical vapor deposition）法によ
って形成される。この堆積における基板温度は７００度
程度で、シラン（ＳｉＨ₄）とアンモニア（ＮＨ₃）雰囲
気中で反応させる。その後、エッチバック法によってダ
ミーのゲート電極の側壁のみに残すようにエッチング
し、図１（ｃ）に示すような構造のサイドウォール
（６）を形成する。

【００２１】次に図２（ｄ）に示すように、トランジス
タのソース・ドレイン領域（７）を形成する為のイオン
注入を行う。例えば、ｎ型のＭＯＳトランジスタであれ
ば、０．１ミクロンレベルの設計においては、イオン種
にひ素を５０ｋｅＶで６×１０¹⁵／ｃｍ²程度で行う。
尚、図には示さなかったが、このような高ドーズ量のイ
オン注入においては、イオン注入雰囲気からの（ノック
オン現象などに関与した）汚染の影響を避けるため、Ｃ
ＶＤ法等で形成した酸化シリコン膜を１０ｎｍ程度堆積
してから、このソース・ドレイン領域形成のためのイオ
ン注入を行う。

【００２２】その後、図２（ｅ）に示すように、先にイ
オン注入した不純物を活性化する為の熱処理を行う。こ
の熱処理は常圧、窒素雰囲気中で１０００℃で１０秒か
ら２０秒、程度の条件で行われる。この熱処理はランプ
アニーラ装置等によって急峻な熱処理が可能な装置によ
って行われる。この熱処理時に、先に形成したソース・
ドレイン−エクステンション領域（５１）及びソース・
ドレイン領域（７）は拡散によって若干深くなる。ここ
で、注目することは、上述したようにポケット構造形成
のためのイオン注入を行っていないので、従来、この活
性化の熱処理時に顕著に起きていたポケット構造を形成
する局所的に基板の不純物濃度を濃くした領域の不純物
に対する増速拡散が起きない点である。

【００２３】この後、酸化シリコンによる絶縁膜（８）
を図２（ｆ）に示すように、膜厚３００ｎｍ程度堆積す
る。この酸化シリコン膜はＣＶＤ法によって、４００℃
程度の成長条件で堆積される。又、膜厚に関しては、ダ
ミーゲート電極（４０）の膜厚が、この場合では２００
ｎｍであるので、図に示すように基板全体を覆うような
膜厚であればよい。

【００２４】その後、図３（ｇ）に示すように、基板表
面をＣＭＰ法（化学的機械的研磨法：chemical mechani
cal polishing法）によってダミーゲート（４０）の表
面が現れるまで研磨を行う。この時、ダミーゲート（４
０）の側壁部に堆積されている窒化シリコン膜からなる
サイドウォール（６）はこの研磨に対して、酸化シリコ
ン膜（８）よりも硬いため、研磨の際のストッパーとな
るので図３（ｇ）のような構造が実現できる。

【００２５】この後、ダミーゲート（４０）のみをエッ
チングする（図３（ｈ））。この時のエッチングは、先
のダミーのゲート構造を形成した時の酸化膜に対して高
選択比をもつ異方性エッチングでも、または、ふっ酸と
硝酸の混合液によるウェット系のエッチングでも構わな
い。

【００２６】この状態で、図３（ｉ）に示すように、ポ
ケット構造を形成するためのイオン注入を、角度を付け
て行うことによって、先に形成したソース・ドレイン−
エクステンション領域（５１）よりも深く、ソース・ド
レイン領域（７）よりは浅い領域に基板と同じ導電型の
不純物を導入する（ポケット領域（５２）の形成）。こ
の場合では、ｎ型トランジスタを例にしているので、イ
オン種としては、ｐ型になるべく、ＢＦ₂をイオン注入
する。イオン注入の条件としては、これまで述べてき
た、ソース・ドレイン−エクステンション領域（５
１）、ソース・ドレイン領域（７）、の形成条件に対し
ては、ＢＦ₂を加速エネルギー２０から３０ｋｅＶで１
×１０¹³から３×１０¹³／ｃｍ²のドーズ量を、ダミー
のゲートがあった溝に対して基板から角度２５度から４
０度にて行うことで、先に述べた不純物分布、即ち、微
細デバイスの実現のために充分シャローであり、又、ダ
ミーゲート電極の溝に対してイオン注入されるので充分
局所的なポケット構造のための不純物分布を得ることが
できる（図３（ｉ）のポケット領域（５２）参照）。

【００２７】その後、ダミーのゲート酸化膜（３０）を
エッチングする。尚、この際のウェット系のエッチング
で酸化シリコン膜（８）も若干エッチングされるが、ダ
ミーのゲート酸化膜は１．５ｎｍ程度なので、このエッ
チングにおける酸化膜（８）自体の膜減りはほとんど問
題にならない。

【００２８】この後、再び基板全面を酸化しゲート酸化
膜（３２）を形成し、ゲート電極を形成する。ゲート酸
化は窒素を混入する酸化膜でもよい。０．１ミクロンレ
ベルのトランジスタの実現には酸化膜厚は１．５ｎｍ程
度となるため、先に述べたような急峻酸化法等の方法に
よって形成する。ここで、ゲート電極を構成する金属膜
（４２）は先の薄い酸化膜と反応しないように、直接酸
化シリコン膜に金属膜を堆積するのではなく、バリアメ
タルとして、膜厚が例えば１０ｎｍ程度の窒化チタン
（４３）を先に堆積しておいて、その後で、タングステ
ン又はアルミニウムを溝自体が埋め尽くされるように３
００ｎｍほど堆積する（図４（ｊ）参照）。一般にバリ
アメタルである窒化チタン膜の堆積にはＣＶＤ法によ
り、又、この金属膜の堆積方法としてはスパッタリン
グ、又はＣＶＤ法によって形成される。

【００２９】その後、図４（ｋ）に示すように、再びＣ
ＭＰ法によって、ゲート金属をサイドウォール（６）を
ストッパーにして溝の内部のみに残すように研磨する。
その後、通常の工程によってゲート電極、ソース、ドレ
イン等の拡散層に対するコンタクト孔を形成し、更に、
配線工程を行うことでトランジスタデバイスが形成され
る。

【００３０】又、このような製法で形成された為、微細
化を充分実現するようシャローなポケット構造を持ち、
且つ、メタルゲート電極を持つ０．１ミクロンレベルの
微細ＭＯＳトランジスタの形成が可能になる。

【００３１】なお、前述した実施例は、トランジスタの
極性および酸化膜の厚さやイオン注入条件等の各種の数
値が上記に限定されるものではない。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
従来、微細トランジスタで形成が困難であった、ソース
・ドレイン拡散層形成時に生じる増速拡散の影響を受け
ない、微細デバイスに対応したポケット構造を、特に、
その必要性が重要となるメタルゲート電極構造を持つデ
バイスで実現できる。

【００３３】すなわち、本発明では、ダミーのゲート構
造を形成し、ソース・ドレイン−エクステンション領域
及びソース・ドレイン領域を形成し、ダミーゲート電極
を除去した後に、ポケット構造のためのイオン注入を行
い、更にその後で、金属からなるゲート電極の埋め込み
形成を行う。従って、ポケット構造をなす不純物はシャ
ローに（浅く）、かつ、ダミーゲートのあった溝に対し
て、角度イオン注入によって形成されるので、充分局所
的に形成される。そして、この方法によって微細化に十
分適したソース・ドレイン−エクステンション構造及び
ソース・ドレイン構造をもつメタルゲートのトランジス
タが形成できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法による一実施形
態の製造工程を示す断面図である。

【図２】本発明の半導体装置の製造方法による一実施形
態の製造工程を示す断面図である。

【図３】本発明の半導体装置の製造方法による一実施形
態の製造工程を示す断面図である。

【図４】本発明の半導体装置の製造方法による一実施形
態の製造工程を示す断面図である。

【図５】従来の製造方法による一例の製造工程を示す断
面図である。

【符号の説明】

１ｐ型半導体基板６サイドウォール７ソース・ドレイン領域８絶縁膜１１チャネル領域３０ダミーゲート酸化膜３２ゲート酸化膜４０ダミーゲート電極４２金属からなるゲート電極４３バリアメタル（窒化チタン）５１ソース・ドレイン−エクステンション領域５２ポケット領域５３増速拡散によって著しく拡散したポケット領域

Claims

【特許請求の範囲】

【請求項１】ダミーゲート電極を用いてソースドレイ
ン領域を形成した後に該ダミーゲート電極を除去して、
ゲート電極を形成する半導体装置の製造方法において、前記ダミーゲート電極を除去した後に、ポケット構造領
域を形成するイオン注入を、前記ダミーゲート電極があ
った溝に対してステップ注入による角度注入によって行
うことを特徴とする半導体装置の製造方法。
【請求項２】前記角度注入は前記溝に対して半導体基
板から２５゜〜４５゜の角度で行われることを特徴とす
る半導体装置の製造方法。
【請求項３】前記ダミーゲート電極の側面に側壁絶縁
膜が設けられていることを特徴とする半導体装置の製造
方法。