CN113394101A - 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000000137 annealing Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 7
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims description 7
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 4
- 101150097381 Mtor gene Proteins 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000010849 ion bombardment Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种改善应力薄膜覆盖均匀性的NMOS器件制造方法，包括：步骤S1，提供一衬底,所述衬底上形成至少两个栅极，每个所述栅极上有第一硬掩模层和第二硬掩模层，每个所述栅极的两侧有第一侧墙和第二侧墙，所述衬底上还包括有源极和漏极；步骤S2，所述源极和所述漏极区域的离子注入；步骤S3，所述第二侧墙的削薄；步骤S4，应力薄膜沉积；步骤S5，所述应力薄膜快速热退；步骤S6，所述应力薄膜的去除；步骤S7，所述硬掩模层的去除；去除所述所述栅极上的第一硬掩模层和第二硬掩模层。
Description
技术领域
本发明涉及一种半导体集成电路的制造方法，特别涉及一种改善应力薄膜覆盖均匀性的NMOS器件制造方法及其MOS器件。
背景技术
在半导体制造领域，提高金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor,简称MOSFET)载流子迁移率一直是热门主题；现今，业界通常在制程中通过引入应力工程或采用不能半导体材料沟通等方法来改善N沟道场效应晶体管(NMOS)载流子(电子)的迁移率，但随着器件尺寸的进一步缩小，栅极之间的间隙越来越小，应力薄膜(SMT SIN)的覆盖均匀性(Step Coverage)越来越差，如图1，大大降低了应力的传递。目前常规改善覆盖均匀性的方法是降低应力薄膜生长速度，但是这会降低应力薄膜的应力。
发明内容
本发明所要解决的技术问题是，如何在不降低应力薄膜生长速度的前提下，改善应力薄膜的覆盖均匀性。
本发明提供一种改善应力薄膜覆盖均匀性的NMOS器件制造方法，包括：
步骤S1，提供一衬底,所述衬底上形成至少两个栅极，每个所述栅极上有第一硬掩模层和第二硬掩模层，每个所述栅极的两侧有第一侧墙和第二侧墙，所述衬底上还包括有源极和漏极；
步骤S2，所述源极和所述漏极区域的离子注入；
步骤S3，所述第二侧墙的削薄；
采用刻蚀工艺对所述第二侧墙进行削薄，同时降低所述第二侧墙5和所述第一侧墙6的高度，使所述第二侧墙5的高度低于所述第一侧墙的高度，所述第一侧墙的高度低于所述第二硬掩模层的高度。
步骤S4，应力薄膜沉积；
步骤S5，所述应力薄膜快速热退；
步骤S6，所述应力薄膜的去除；
步骤S7，所述硬掩模层的去除；
去除所述栅极上的第一硬掩模层和第二硬掩模层。
优选地，在所述步骤S2中，还包括快速热退火工艺，在对所述源极和所述漏极区域的离子注入后进行。
优选地，在所述步骤S3中，所述刻蚀工艺为干法刻蚀。所述干法刻蚀的工艺参数中，工艺气体至少包括四氟化碳、三氟甲烷、二氟甲烷和氟甲烷，所述工艺气体流量为0至200sccm，压力为20至80mtor，温度为40至60度，离子轰击功率为200至400W。
优选地，所述步骤S4中，所述应力薄膜为氮化硅，使用化学气相沉积法沉积。
优选地，所述步骤S6中，采用湿法刻蚀工艺去除所述应力薄膜。
优选地，所述步骤S7中，采用光阻回刻工艺实现对所述第一硬掩模层和所述第二硬掩模层的去除。
本发明还提供一种NMOS器件，所述器件由前述的改善应力薄膜覆盖均匀性的NMOS器件制造方法制备而成。
与现有技术相比，本发明可以在应力薄膜沉积前增加栅极之间的间隙，提高应力薄膜覆盖均匀性，提高应力传递，改善NMOS的电子迁移率。
附图说明
图1为现有技术中应力薄膜覆盖均匀性较差的示意图。
图2为具体实施方式制造方法的各步骤示意图。
图3为步骤S1至S2的器件结构示意图。
图4为步骤S3的器件结构示意图。
图5为步骤S4、S5的器件结构示意图。
图6为步骤S7的器件结构示意图。
具体实施方式
本发明的改善应力薄膜覆盖均匀性的NMOS器件制造方法包括如下步骤：
步骤S1，如图3，提供一衬底1,衬底1上形成至少两个栅极2，每个栅极上有第一硬掩模层3和第二硬掩模层4，每个栅极的两侧有第一侧墙6和第二侧墙5。衬底上还包括有源极和漏极(未在图中示出)
步骤S1中采用的为现有技术工艺，下面仅示例性的描述。
例如衬底选择后定义各区域，在定义的P阱区域进行离子注入，示例性地为高能硼离子注入，形成局部P型区域。去除光刻胶后进行快速热退火工艺(RTP/RTA)可以减少杂质的扩散。
栅极制作示例性地为牺牲氧化层(Sacrificial Oxide)生长，除去牺牲氧化层后进行栅氧化层(Gate Oxide)生长，随后用化学气相沉积(CVD)进行多晶硅沉积，光刻和多晶硅刻蚀。
通过氧化形成第一硬掩模层3和第二硬掩模层4，通过沉积和刻蚀形成第一侧墙6和第二侧墙5，第一侧墙6和第二侧墙5包括氮化硅。
步骤S2，源极和漏极区域的离子注入。
第一侧墙6和第二侧墙5已经精确定位源极和漏极区域的离子注入；示例性地注入浅深度、重掺杂的BF2+离子，形成了重掺杂的源/漏区，侧墙阻挡了栅区附近的注入。然后用快速热退火工艺(RTP/RTA)，消除杂质在源/漏区的迁移。
步骤S3，第二侧墙的削薄。
如图4，示例性地采用刻蚀工艺对第二侧墙5进行削薄；在削薄第二侧墙5的厚度的同时，降低第二侧墙5和第一侧墙6的高度；使第二侧墙5的低于第一侧墙6，第一侧墙6低于第二硬掩模层4。
刻蚀工艺选用Si/SIN高选择比的蚀刻，在Si损失很小的情况下将第二侧墙5削薄。示例性如下：
具体的刻蚀工艺是干法刻蚀，具体工艺参数如下：
工艺气体包括：四氟化碳CF4,三氟甲烷CHF3,二氟甲烷CH2F2,氟甲烷CH3F
流量：0～200sccm
功率：200～400W
压力：20～80mtor
温度：40～60度
步骤S4，应力薄膜沉积。
如图5，氮化硅应力薄膜(SMT SIN)沉积，使用化学气相沉积(CVD)方法沉积应力薄膜7(SMT SIN)。
步骤S5，应力薄膜快速热退火
用快速热退火工艺(RTP/RTA)对应力薄膜7(SMT SIN)进行快速热退火。使应力薄膜7中的原子产生重排，结构缺陷得以消除。
步骤S6，应力薄膜的去除
示例性地采用湿法刻蚀工艺去除应力薄膜7，示例性地采用磷酸溶液。
虽然将覆盖于衬底表面的应力薄膜7去除，但由于衬底和沟槽表面的材料晶格具有应力记忆效应，由应力薄膜7传递给衬底和沟槽表面的应力不会因去除该应力薄膜7而消失。
步骤S7，硬掩模层的去除
如图6，示例性地采用采用光阻回刻(PR etching back，PREB)工艺实现对第一硬掩模层3和第二硬掩模层4的去除。
PREB是先涂布一层光刻胶即光阻，然后对光阻进行回刻，回刻后的光阻位于栅极之间的间隔区域中，之后以光阻为自对准掩膜将都多晶硅栅顶部的硬质掩模层去除。
同时对光阻回刻工艺进行优化，例如在去除硬掩模层时通过对刻蚀时间的控制，使第一侧墙6的高度保持不变，避免降低栅极高度。
在一个实验示例中经过步骤S3后，通过对第二侧墙5的削薄，可使第二侧墙5的高度减小120埃，宽度减小40埃，增加了栅极之间的间隙。步骤S4应力薄膜沉积后，应力薄膜7的底部和侧部的覆盖均匀性提高了10％。
此外，本发明还提供一种NMOS器件，该NMOS器件由前述的改善应力薄膜覆盖均匀性的NMOS器件制造方法制备而成。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种改善应力薄膜覆盖均匀性的NMOS器件制造方法，其特征在于，包括：
步骤S1，提供一衬底,所述衬底上形成至少两个栅极，每个所述栅极上有第一硬掩模层和第二硬掩模层，每个所述栅极的两侧有第一侧墙和第二侧墙，所述衬底上还包括有源极和漏极；
步骤S2，所述源极和所述漏极区域的离子注入；
步骤S3，所述第二侧墙的削薄；采用刻蚀工艺对所述第二侧墙进行削薄，同时降低所述第二侧墙5和所述第一侧墙6的高度，使所述第二侧墙5的高度低于所述第一侧墙的高度，所述第一侧墙的高度低于所述第二硬掩模层的高度；
步骤S4，应力薄膜沉积；
步骤S5，所述应力薄膜快速热退；
步骤S6，所述应力薄膜的去除；
步骤S7，所述硬掩模层的去除；
去除所述栅极上的第一硬掩模层和第二硬掩模层。
2.如权利要求1所述的NMOS器件制造方法，其特征在于：
在所述步骤S2中，还包括快速热退火工艺，在对所述源极和所述漏极区域的离子注入后进行。
3.如权利要求1所述的NMOS器件制造方法，其特征在于：
在所述步骤S3中，所述刻蚀工艺为干法刻蚀。
4.如权利要求3所述的NMOS器件制造方法，其特征在于：
所述干法刻蚀的工艺参数中，工艺气体至少包括四氟化碳、三氟甲烷、二氟甲烷和氟甲烷，所述工艺气体流量为0至200sccm，压力为20至80mtor，温度为40至60度，离子轰击功率为200至400W。
5.如权利要求1所述的NMOS器件制造方法，其特征在于：
所述步骤S4中，所述应力薄膜为氮化硅，使用化学气相沉积法沉积。
6.如权利要求1所述的NMOS器件制造方法，其特征在于：
所述步骤S6中，采用湿法刻蚀工艺去除所述应力薄膜。
7.如权利要求1所述的NMOS器件制造方法，其特征在于：
所述步骤S7中，采用光阻回刻工艺实现对所述第一硬掩模层和所述第二硬掩模层的去除。
8.一种NMOS器件，其特征在于：
所述NMOS器件由前述任一权利要求所述的改善应力薄膜覆盖均匀性的NMOS器件制造方法制备而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110526796.4A CN113394101A (zh) | 2021-05-14 | 2021-05-14 | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113394101A true CN113394101A (zh) | 2021-09-14 |
Family
ID=77617000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110526796.4A Pending CN113394101A (zh) | 2021-05-14 | 2021-05-14 | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394101A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| PB01 | Publication | ||
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