KR100657754B1 - 반도체 소자의 얇은 접합 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 얇은 접합 제조 방법에 관한 것으로, 실리콘 기판 상에 웰과 소자 분리막을 순차적으로 형성하는 단계; 채널 불순물을 주입하는 단계; 상기 채널 불순물이 주입된 기판 상에 선택적 실리콘 에피택셜층을 형성하는 단계; 상기 선택적 실리콘 에피택셜층 상에 게이트 산화막과 폴리 게이트를 형성하는 단계 및 상기 폴리 게이트를 식각하여 LDD 영역과 소스/드레인 영역 및 실리사이드를 순차적으로 형성하는 단계로 이루어짐에 기술적 특징이 있고, 웰/소자분리막을 형성하고, 채널 이온 주입을 실시한 후, 선택적 실리콘 에피택셜층을 형성함으로써, 문턱 전압이 낮아지는 것을 개선하는 효과가 있다.
얇은 접합, 단채널, 선택적 실리콘, 에피택셜층
Description
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 얇은 접합 제조 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자의 얇은 접합 제조 방법에 관한 것으로, 보다 자세하게는 접합간의 확산으로 인해 단채널의 영향으로 문턱전압이 낮아지는 것을 개선하는 반도체 소자의 얇은 접합 제조 방법에 관한 것이다.
최근 반도체 소자의 크기가 급속하게 작아짐에 따라 트랜지스터의 구조에도 많은 변화가 요구되고 있다. 동작 속도를 향상시키면서 고집적화를 이루기 위해서는 단채널 소자가 요구된다. 그런데, 상기 트랜지스터의 채널 길이가 짧아짐에 따 라 펀치쓰루(Punch Through) 현상과 같은 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위해 트랜지스터 동작시 소스(Source)와 드레인(Drain) 간의 전기장의 세기를 감소시키기 위한 얇은 접합(Shallow Junction)을 구현하고 있다. 상기 얇은 접합의 구현을 위하여 엘디디 형태의 소스 및 드레인 전극을 갖는 트랜지스터가 개발되었다.
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이 소자 분리 영역이 구분된 기판(5)을 마련하고, 상기 소자 분리 영역 중에서 활성 영역의 기판(5) 상에 게이트 전극(20)을 형성한다. 상기 게이트 전극(20)은 게이트 산화막 패턴(10)과 게이트 폴리막 패턴(15)을 갖는다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(20)을 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(25)을 주입시킨다. 이에 따라, 상기 이온 주입을 실시함으로서 상기 게이트 전극(20)과 인접하는 기판(5)에 저농도의 소스/드레인 전극이 형성된다.
도 1c에 도시된 바와 같이, 상기 저농도의 소스/드레인 전극(30)이 형성된 기판(5)의 게이트 전극(15)의 양측벽에 스페이서(35)를 형성한다.
도 1d에 도시된 바와 같이, 상기 스페이서(35)를 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(40)을 주입시킨다. 이에 따라, 상기 이온 주입에 의해 고농도의 소스/드레인 전극(30a)이 형성된다.
상기와 같은 종래기술은 소자의 집적화가 가속되면서, 채널이 짧아지므로 단 채널에서 문턱전압이 낮아지고, 문턱전압의 제어가 힘든 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 웰/소자분리막을 형성하고, 채널 불순물을 이온 주입한 후, 선택적 실리콘 에피택셜층(Epitaxial Layer)을 형성함으로써, 문턱전압이 낮아지는 것을 개선하는 반도체 소자의 얇은 접합 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 목적은 실리콘 기판 상에 웰과 소자 분리막을 순차적으로 형성하는 단계; 채널 불순물을 주입하는 단계; 상기 채널 불순물이 주입된 기판 상에 선택적 실리콘 에피택셜층을 형성하는 단계; 상기 선택적 실리콘 에피택셜층 상에 게이트 산화막과 폴리 게이트를 형성하는 단계 및 상기 폴리 게이트를 식각하여 LDD 영역과 소스/드레인 영역 및 실리사이드를 순차적으로 형성하는 단계를 포함하여 이루어진 반도체 소자의 얇은 접합 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 따른 얇은 접합 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 실리콘 기판(100)에 불순물을 주입하여 웰 을 형성하고, STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막(110)을 형성한다.
다음, 채널 불순물(120)을 이온 주입한다. 이때, 주입되는 불순물은 붕소(B+) 또는 이불화 붕소(BF2+)로 주입 에너지는 5keV ~ 50keV이고, 붕소 또는 이불화 붕소 주입량은 1E13 ~ 1E14 ions/cm2으로 한다.
도 2b에 도시된 바와 같이, 선택적 실리콘 에피택셜층(130)을 형성한다. 이때, 상기 선택적 실리콘 에피택셜층(130)은 순수한 Si2H6 가스를 이용하여 공정온도는 500℃~700℃로 하고, UHV-CVD(Ultra-High Vacuum Chemical Vapour Deposition) 방법으로 80Å ~ 100Å 두께로 증착한다.
도 2c에 도시된 바와 같이, 게이트 산화막(140)을 습식(Wet) 산화로 공정온도 600℃ ~ 800℃로 하고, 20Å ~ 40Å의 두께로 증착한 후, 이후 폴리 게이트(150)막을 증착한다.
도 2d에 도시된 바와 같이, 상기 폴리 게이트(150)를 식각하여 LDD(Lightly Doped Drain) 영역(160)과 소스/드레인 영역 및 실리사이드(Silicide) 형성 공정을 순차적으로 진행하는 일련의 과정을 거쳐 반도체 소자의 제조를 완료한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 얇은 접합 제조 방법은 웰/소자분리막을 형성하고, 채널 불순물을 이온 주입한 후, 선택적 실리콘 에피택셜층을 형성함으로써, 문턱 전압이 낮아지는 것을 개선하는 효과가 있다.
Claims (3)
- 반도체 소자의 얇은 접합 제조 방법에 있어서,실리콘 기판상에 웰과 소자 분리막을 순차적으로 형성하는 단계;상기 웰이 형성된 기판 내에 채널 불순물을 주입하는 단계;상기 채널 불순물이 주입된 기판상에 Si2H6 가스를 이용하여 500℃ ~ 700℃의 온도에서 80Å ~ 100Å두께로 선택적 실리콘 에피택셜층을 형성하는 단계;상기 선택적 실리콘 에피택셜층 상에 게이트 산화막과 폴리 게이트를 순차적으로 형성하는 단계; 및상기 폴리 게이트를 식각하여 LDD 영역과 소스/드레인 영역 및 실리사이드를 순차적으로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 얇은 접합 제조 방법.
- 제 1항에 있어서,상기 불순물은 붕소 또는 이불화 붕소 이온이고, 주입 에너지는 5keV ~ 50keV, 이온 주입량은 1E13 ~ 1E14 ions/cm2으로 주입하는 것을 특징으로 하는 반도체 소자의 얇은 접합 제조 방법.
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