KR20070070457A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 소자분리막이 형성된 반도체 기판 상부의 일부분을 선택적으로 식각하여 소정깊이의 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판에 웰 및 문턱전압 조절 이온주입을 하는 단계와, 상기 트렌치 상에 게이트 유전막 및 게이트를 형성하는 단계 및 상기 게이트의 양측벽에 스페이서를 형성한 후, 상기 게이트 양측의 기판내에 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
얇은 접합, ESD(Elevated Source Drain)
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면의 주요부분에 대한 부호설명>
100: 반도체 기판 101: 소자분리막
102: 트렌치 103: 게이트 유전막
104: 게이트 105: 스페이서
106: 소스/드레인
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 얇은 접합의 소스/드레인을 형성하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화되어감에 따라 트랜지스터의 채널 길이가 감소되고, 이에 따른 쇼트 채널(short channel) 효과로 소자특성의 열화가 발생하게 되므로, 이를 방지하고 펀치 쓰루(punch through)에 대한 마진확보가 필요하게 되었다.
이를 위한 노력중의 하나가 저접합저항의 얇은 소스/드레인의 접합폭을 형성하는 것이다. 얇은 접합 폭을 형성하는 방법은 저에너지 이온주입법, 실리콘이나 게르마늄이온을 이용한 선(先)-비정질화 이온주입법(pre-amorphization) 등이 있다.
가속 전압을 10KeV로 사용하는 저에너지 이온주입법은 단채널 효과를 줄일 수는 있으나, 접합 저항을 증가시키는 문제가 있고, 선-비정질화된 층을 이용하는 방법은 단채널효과를 감소시킬 수 있으나, 후속 열처리량이 많아질수록 접합폭의 증가가 작아지는 문제가 있다. 또한, 선-비정질화된 층을 이용하는 이온 주입법과 저에너지 이온주입법은 불순물의 이온주입시(선-비정질화층을 이용하는 경우는 2회의 이온주입)에 발생된 기판의 점결합으로 불순물의 확산이 가속되고, 추후 열처리에 의한 불순물의 확산에 의해서 접합폭이 깊어지는 문제가 있다.
한편, 저접합의 얇은 접합의 소스/드레인을 형성하는 다른 방법으로 접합영역이 형성될 부분에 선택적 에피택셜 성장(selected epitaxial growth) 방법으로 실리콘 에피택시층을 형성한 후, 불순물을 이온주입하여 ESD(Elevated Source Drain)를 형성하는 방법이 제시되었다.
그러나, 이러한 방법은 선택적 에피택셜 성장 기술이 적용되어 비용이나 시간적인 면에서 불리하고, 0.15㎛ 이하의 디자인 룰(design rule)을 갖는 소자에는 적용하기 어려운 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 반도체 기판에 형성된 트렌치 내에 게이트를 형성하여, 접합 영역이 게이트 유전막보다 높게 위치되도록 하므로써, 상기한 문제점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은, 소자분리막이 형성된 반도체 기판 상부의 일부분을 선택적으로 식각하여 소정깊이의 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판에 웰 및 문턱전압 조절 이온주입을 하는 단계와, 상기 트렌치 상에 게이트 유전막 및 게이트를 형성하는 단계 및 상기 게이트의 양측벽에 스페이서를 형성한 후, 상기 게이트 양측의 기판내에 소스/드레인을 형성하는 단계를 포함한다.
또한, 상기 본 발명에 의한 반도체 소자의 제조방법에서, 상기 트렌치는 습식식각 또는 건식식각 공정을 수행하여 형성하는 것이 바람직하다.
또한, 상기 본 발명에 의한 반도체 소자의 제조방법에서, 상기 트렌치의 깊이는 500Å 내지 1500Å인 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(100)을 제공하고, 상기 반도체 기판(100) 내에 통상의 STI(shallow trench isolation)공정을 통해, 소자분리막(101)을 형성하여 활성영역을 정의한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 소자분리막(101)에 의해 정의된 반도체 기판(100) 활성영역의 일부를 소정두께만큼 식각하여 트렌치(102)를 형성한다. 이때, 상기 트렌치(100)는 습식식각 또는 건식식각하여 형성할 수 있으며, 후속으로 형성되는 소스/드레인보다 깊지 않게 식각하는 것이 바람직하다. 본 실시예에서는 500Å 내지 1500Å으로 형성하는 것이 바람직하다..
계속해서 상기 트렌치(102)에 웰 및 문턱전압(Vt) 조절 이온주입을 실시한다.
다음, 도 1c에 도시한 바와 같이, 상기 이온 주입이 완료된 트렌치(102) 내에 게이트 유전막(103)을 소정두께만큼 형성한다. 이때, 상기 게이트 유전막(103)이 트렌치(102)를 가득 매우지 않도록 형성하는 것이 바람직하다.
그런 후, 도 1d에 도시한 바와 같이, 상기 결과물 상에 게이트 전극으로 사용할 다결정실리콘을 증착하고 나서, 이를 선택적으로 식각하여, 상기 게이트 유전막(103) 상에 게이트(104)를 형성한다.
다음, 도 1e에 도시한 바와 같이, 상기 게이트(104)가 형성된 기판(100)상에 절연막(미도시)을 증착한 후, 이를 전면 식각하여 상기 게이트(104)의 양측벽에 스페이서(105)를 형성한다.
다음, 도 1f에 도시한 바와 같이, 상기 스페이서(105)를 포함한 게이트(104)를 마스크로 한 고농도 이온주입 공정을 통해, 상기 스페이서(105) 양측의 기판(100) 내에 소스/드레인(106)을 형성한다.
여기서, 본 발명의 실시예에서는, 상기 소스/드레인(106) 형성에 필요한 이온 주입에너지를 종래와 동일하게 유지하며, LDD(lightly doped drain) 이온주입이나, 포켓이온 주입은 게이트를 형성하기 위하여 식각된 기판(100)의 깊이를 감안하여 낮아진 채널 깊이에 맞도록 에너지를 증가시켜서 진행하는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 기판의 상부를 소정두께 식각하여 트렌치를 형성하고, 상기 트렌치 상에 게이트를 형성하여, 게이트 채널을 소스/드레인 하부에 형성하여, 쇼트 채널이나 펀치 쓰루 및 접합 저항의 감소를 방지할 수 있는 효과가 있다.
또한, 기존의 높은 소스/드레인 형성공정은 선택적인 에피택셜 성장기술이 필요하므로 비용이나 시간적인 면에서 불리하였으나, 본 발명에서는 게이트를 형성하기 위한 영역에 트렌치를 형성함으로써, 상대적으로 공정을 단순화시킬 수 있으며, 높은 쓰루풋(throughput)을 얻을 수 있다.
Claims (3)
- 소자분리막이 형성된 반도체 기판 상부의 일부분을 선택적으로 식각하여 소정깊이의 트렌치를 형성하는 단계;상기 트렌치가 형성된 반도체 기판에 웰 및 문턱전압 조절 이온주입을 하는 단계;상기 트렌치 상에 게이트 유전막 및 게이트를 형성하는 단계; 및상기 게이트의 양측벽에 스페이서를 형성한 후, 상기 게이트 양측의 기판내에 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치는 습식식각 또는 건식식각 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치의 깊이는 500Å 내지 1500Å인 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
| WO2023028903A1 (zh) * | 2021-08-31 | 2023-03-09 | 长江存储科技有限责任公司 | 半导体器件及其制造方法、三维存储装置、以及存储系统 |
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2005
- 2005-12-29 KR KR1020050133034A patent/KR20070070457A/ko not_active Application Discontinuation
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