KR20060100779A - 다중 ｌｄｄ 영역을 구비한 반도체 소자의 형성방법 - Google Patents
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Abstract
본 발명은 LDD 구조를 다중으로 형성함으로써 기존에 나타나는 전기장의 증가를 효과적으로 감소시켜 핫 캐리어(hot carrier) 특성을 개선하여 디바이스 개발 시간의 단축과 트랜지스터의 라이프 타임을 개선하는 것을 목적으로 한다.
본 발명에 따른 다중 LDD 영역을 구비한 반도체소자의 형성방법은 반도체 기판 상에 게이트 산화막 및 전극물질을 증착한 후 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판에 제 1 불순물을 주입하여 제 1 LDD 영역을 형성하는 단계, 상기 게이트 전극 하부에 할로(HALO) 이온주입공정을 수행하는 단계, 상기 제 1 LDD 영역 내에 제 2 불순물을 주입하여 상기 제 1 LDD 영역보다 얕은 제 2 LDD 영역을 형성하는 단계, 전체 표면 상부에 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 증착하는 단계, 상기 반도체 기판의 표면에 증착되어 있는 산화막과 질화막을 버퍼층으로 하여 상기 제 1 LDD 영역 내에 제 3 불순물을 주입하여 상기 제 2 LDD 영역보다 깊은 제 3 LDD 영역을 형성하는 단계, 상기 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 식각하여 게이트 스페이서를 형성하는 단계, 상기 게이트 스페이서 양측의 반도체 기판에 제 4 불순물을 주입하여 소스,드레인 영역을 형성하는 단계들로 이루어진 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 다중 LDD 영역을 구비한 반도체 소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
200 : 반도체 기판 210 : P웰
220 : 채널 230 : 게이트 산화막
240 : 폴리실리콘층 250 : 텅스텐실리사이드층
260 : 하드마스크 질화막 270 : 제 1 LDD 영역
280 : 할로 이온주입영역 290 : 제 2 LDD 영역
300 : 게이트 버퍼 산화막 310 : 게이트 스페이서 질화막
320 : 게이트 스페이서용 TEOS층 330 : 제 3 LDD 영역
340 : LDD 다중구조 350 : 소스/드레인 영역
본 발명은 반도체 소자의 소스/드레인 LDD 구조 형성방법에 관한 것으로, 특히 트랜지스터에 걸리는 전기장의 증가를 감소시키는 다중 LDD 영역을 구비한 반도체소자의 형성방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 트랜지스터 소자의 크기가 점점 작아지고 트랜지스터에 걸리는 전기장의 크기가 증가하면서 트랜지스터의 신뢰성이 점점 취약해지고 있다.
이러한 문제점을 해결하기 위해 LDD(lightly doped drain) 구조가 널리 이용되어 왔으나 최근 할로(HALO) 이온주입공정의 추가로 인해 다시 전기장의 크기가 증가하게 되어 핫 캐리어 특성이 취약해지는 등의 여러 문제점이 발생하게 된다.
이하, 첨부된 도면을 참고로 하여, 상기 종래 기술에 의한 반도체소자의 형성방법 및 그 문제점을 설명하기로 한다.
도 1은 종래 기술에 의한 반도체 소자의 형성방법을 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 불순물을 주입하여 P웰(20)과 채널(30)을 형성한다.
다음에는 산화막을 형성하고, 폴리실리콘층, 텅스텐실리사이드층, 하드마스크 질화막을 차례로 증착한 후 식각하여 게이트 산화막 패턴(40), 폴리실리콘층 패턴(50), 텅스텐실리사이드층 패턴(60) 및 하드마스크 질화막 패턴(70)의 적층구조로 이루어진 게이트 전극을 형성한다.
그 다음에, 상기 게이트 전극 양측의 반도체 기판에 31P이온을 주입하여 제 1 LDD 영역(80)을 형성한다.
그리고, BF2 이온을 주입하는 할로(HALO) 이온주입공정을 수행하여 할로 이온주입영역(90)을 형성한다.
이어 제 1 LDD 영역(80) 내에 75As이온을 주입하여 제 2 LDD 영역(100)을 형성한다.
그 다음에, 전체 표면 상부에 게이트 버퍼 산화막(110)과 게이트 스페이서 질화막(120) 및 게이트 스페이서용 TEOS(Tetra Ethyl Ortho Silicate)층(130)을 차례로 증착한후, 식각하여 게이트 스페이서를 형성한다.
다음에는 상기 게이트 스페이서와 하드마스크 질화막(70)을 마스크로 하여 상기 게이트 스페이서 양측의 반도체 기판에 75As이온을 주입하여 소스/드레인 영역(140)을 형성한다.
종래 기술에서는 전기장 증가에 따른 신뢰성 개선을 위해 제 1 LDD 영역(80)과 제 2 LDD 영역(100)의 LDD 구조(150)를 만들었으나 할로(HALO) 이온주입영역(90)의 추가로 전기장이 다시 증가하게 되는 문제점이 여전히 존속하게 된다.
상기 문제점을 해결하기 위하여, 본 발명은 LDD 구조를 다중으로 형성함으로써 기존에 나타나는 전기장의 증가를 효과적으로 감소시켜 핫 캐리어(hot carrier) 특성을 개선하여 디바이스 개발 시간의 단축과 트랜지스터의 라이프 타임을 개선하는 것을 목적으로 한다.
본 발명에 따른 다중 LDD 영역을 구비한 반도체소자의 형성방법은 반도체 기판 상에 게이트 산화막 및 전극물질을 증착한 후 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판에 제 1 불순물을 주입하여 제 1 LDD 영역을 형성하는 단계, 상기 게이트 전극 하부에 할로(HALO) 이온주입공정을 수행하는 단계, 상기 제 1 LDD 영역 내에 제 2 불순물을 주입하여 상기 제 1 LDD 영역보다 얕은 제 2 LDD 영역을 형성하는 단계, 전체 표면 상부에 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 증착하는 단계, 상기 반도체 기판의 표면에 증착되어 있는 산화막과 질화막을 버퍼층으로 하여 상기 제 1 LDD 영역 내에 제 3 불순물을 주입하여 상기 제 2 LDD 영역보다 깊은 제 3 LDD 영역을 형성하는 단계, 상기 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 식각하여 게이트 스페이서를 형성하는 단계, 상기 게이트 스페이서 양측의 반도체 기판에 제 4 불순물을 주입하여 소스, 드레인 영역을 형성하는 단계들로 이루어진 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 다중 LDD 영역을 구비한 반도체소자의 형성방법을 나타낸 단면도이다.
도 2a를 참조하면, 반도체 기판(200)의 NMOS 영역의 활성영역에 P웰(210)과 채널(220)을 형성한다.
이어 산화막(미도시)을 형성하고, 폴리실리콘층(미도시), 텅스텐실리사이드층(미도시) 및 하드마스크 질화막(미도시)을 차례로 증착한 후 식각하여 게이트 산화막 패턴(230), 폴리실리콘층 패턴(240), 텅스텐실리사이드층 패턴(250) 및 하드마스크 질화막 패턴(260)의 적층구조로 이루어진 게이트 전극을 형성한다.
도 2b를 참조하면, 상기 게이트 전극 양측의 반도체 기판(200)에 제 1 불순물인 31P이온을 주입하여 제 1 LDD 영역(270)을 형성한다.
도 2c를 참조하면, 할로(HALO) 이온주입공정을 수행하여 할로 이온주입영역(280)을 형성한다.
여기서 상기 할로 이온주입공정은 BF2 이온을 이용하여 수행하는 것이 바람직하며, 쇼트채널효과(short channel effect)를 방지할 수 있다.
다음에는, 제 1 LDD 영역(270)내에 제 2 불순물인 75As이온을 주입하여 제 1 LDD 영역(270)보다 얕은 제 2 LDD 영역(290)을 형성한다.
제 2 LDD 영역은 도펀트(dopant)보강을 위한 것이다.
도 2d를 참조하면, 전체 표면 상부에 게이트 버퍼 산화막(300)과 게이트 스페이서 질화막(310) 및 게이트 스페이서용 TEOS(Tetra Ethyl Ortho Silicate)층(320)을 차례로 증착한다.
도 2e를 참조하면, 반도체 기판의 표면에 증착되어 있는 산화막(300)과 질화막(310)을 버퍼층으로 하여 제 1 LDD 영역(270) 내에 제 3 불순물인 31P이온을 주입 하여 상기 제 2 LDD 영역(290)보다 깊은 제 3 LDD 영역(330)을 형성한다.
이 때 주입되는 31P입자는 질화막 박막과 만나면서 스캐터링(scattering)이 발생하여 자연스럽게 LDD 영역을 형성하게 된다.
그러면, 도 2f에 나타낸 바와 같이 제 1 LDD 영역(270)과 제 3 LDD 영역(330)이 31P 의 LDD 다중구조(340)를 형성하게 된다.
도 2f를 참조하면, 상기 게이트 버퍼 산화막(300)과 게이트 스페이서 질화막(310) 및 게이트 스페이서용 TEOS층(320)을 식각하여 게이트 스페이서를 형성한다.
이어 상기 게이트 스페이서 양측의 반도체 기판에 제 4 불순물인 75As이온을 주입하여 소스/드레인 영역(350)을 형성한다.
본 발명에 따른 다중 LDD 영역을 구비한 반도체소자의 형성방법은 불순물의 LDD 구조를 다중으로 형성하여 트랜지스터에 걸리는 전기장의 크기를 감소시켜서 핫 캐리어(hot carrier) 특성을 개선할 수 있다.
이에 따라 상기 본 발명의 반도체소자의 형성방법에 따르면 핫 캐리어 특성의 개선으로 디바이스 개발 시간의 단축과 트랜지스터의 라이프 타임 개선의 효과를 가질 수 있다.
Claims (6)
- (a) 반도체 기판 상에 게이트 산화막 및 전극물질을 증착한 후 패터닝하여 게이트 산화막 및 게이트 전극을 형성하는 단계;(b) 상기 게이트 전극 양측의 반도체 기판에 제 1 불순물을 주입하여 제 1 LDD 영역을 형성하는 단계;(c) 상기 게이트 전극 하부에 할로(HALO) 이온주입공정을 수행하는 단계;(d) 상기 제 1 LDD 영역 내에 제 2 불순물을 주입하여 상기 제 1 LDD 영역보다 얕은 제 2 LDD 영역을 형성하는 단계;(e) 전체 표면 상부에 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 증착하는 단계;(f) 상기 반도체 기판의 표면에 증착되어 있는 산화막과 질화막을 버퍼층으로 하여 상기 제 1 LDD 영역 내에 제 3 불순물을 주입하여 상기 제 2 LDD 영역보다 깊은 제 3 LDD 영역을 형성하는 단계;(g) 상기 게이트 버퍼 산화막과 게이트 스페이서 질화막 및 게이트 스페이서용 TEOS층을 식각하여 게이트 스페이서를 형성하는 단계;(h) 상기 게이트 스페이서 양측의 반도체 기판에 제 4 불순물을 주입하여 소스, 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리실리콘층과 텅스텐실리사이드층 및 하드마스크 질화막의 적층구조로 구성되는 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 제 1 불순물은 31P이온인 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 제 2 불순물은 75As이온인 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 제 3 불순물은 31P이온인 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 제 4 불순물은 75As이온인 것을 특징으로 하는 다중 LDD 영역을 구비한 반도체소자의 형성방법.
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| KR100762876B1 (ko) * | 2005-12-28 | 2007-10-08 | 주식회사 하이닉스반도체 | 모스펫 소자의 제조방법 |
| CN104779159A (zh) * | 2014-01-10 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | 提高n沟道金属氧化物半导体内热载流子注入性能的方法 |
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