KR100941742B1 - Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 - Google Patents

Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 Download PDF

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Abstract

다른 타입의 트랜지스터들 각각에 관한 최적화된 게이트 대 드레인 간의 오버랩 캐패시턴스를 갖는 n-채널 및 p-채널 트랜지스터들(12, 14)로 반도체를 형성하는 방법은 개별적인 트랜지스터들(12, 14)에 관한 게이트 전극들(16) 상에 차별적인 스페이싱을 이용한다. 제 1 오프셋 스페이서(18)가 상기 게이트 전극(16) 상에 형성되고 상기 게이트 전극들(16)로부터 떨어진 최적화된 거리로 이격된 상기 n-채널 트랜지스터들(12)에 관한 소스/드레인 확장부들(20)을 생성하기 위하여 n-채널 확장부 주입이 수행된다. 제 2 오프셋 스페이서들(22)이 상기 제 1 오프셋 스페이서들(18) 상에 형성되고 상기 p-채널 트랜지스터들(14)에 관한 소스/드레인 확장부들(26)을 생성하기 위하여 p-채널 소스/드레인 확장부 주입이 수행된다. 상기 p-채널 트랜지스터들(14) 내에 상기 게이트 전극(16)으로부터 떨어진 상기 소스/드레인 확장부 주입들의 증가된 스페이싱은 상기 n-타입 도펀트들과 비교하여 p-타입 도펀트들의 더 빠른 확산을 고려한다.

Description

Ｎ-채널 및 Ｐ-채널 트랜지스터들의 개별적인 최적화를 위한 차등 스페이서들을 형성하는 방법{A METHOD OF FORMING DIFFERENTIAL SPACERS FOR INDIVIDUAL OPTIMIZATION OF N-CHANNEL AND P-CHANNEL TRANSISTORS}
본 발명은 반도체 제조 분야에 관한 것으로, 특히 감소된 게이트 오버랩 캐패시턴스를 갖는 n-채널 및 p-채널 트랜지스터들의 형성에 관한 것이다.
US-A-5 943 565는 동일한 기판 상에 n-채널 및 p-채널 트랜지스터들을 제조하기 위한 방법을 개시한다. 단지 게이트를 마스크로서 이용하여, 저 도핑된 소스/드레인 확장부(extension) 영역들이 n-채널 트랜지스터들에 관하여 형성되고, 이후 측벽 스페이서들이 n-채널 및 p-채널 트랜지스터들의 게이트 상에 형성된 다음, 고 도핑된 소스/드레인 영역들이 형성되어 n-채널 트랜지스터들을 완성한다. 이후, 게이트 및 측벽 스페이서들을 마스크로서 이용하여, p-채널 트랜지스터들의 저 도핑된 소스/드레인 확장부들이 형성되고, 이후 추가의 측벽 스페이서가 트랜지스터 게이트들 상에 형성되고, 이후 고 도핑된 소스/드레인 영역들이 주입되어 p-채널 트랜지스터들을 완성한다.
US-B-6 316 302는 동일한 기판 상에 NMOS 및 PMOS 트랜지스터들을 형성하는 방법을 개시한다. 상기 방법은 NMOS 및 PMOS의 LDD 및 주요 소스/드레인 영역들의 형성을 위한 측벽 스페이서들의 이방성 식각을 포함한다.
반도체 디바이스 및 그의 집적 회로의 제조는 반도체 기판에서 시작하여, 반도체 기판 내에 또는 반도체 기판 상에 다양한 구조적 특성(feature)들을 형성하기 위하여 막 형성, 이온 주입, 포토리소그래피, 식각 및 증착 기술들을 이용하여 개별적인 회로 성분들이 얻어지고, 이후 개별적인 회로 성분들은 최종적으로 집적 반도체 디바이스를 형성하기 위해 상호 연결된다. 초대규모 집적(ULSI : ultra large scale integration) 반도체 디바이스에 관련된 고밀도 및 고성능 요구가 높아지고 있고, 구조적 요소의 축소, 트랜지스터 속도 및 회로 속도의 고속화, 고신뢰도 및 생산 처리량을 증가하여, 경쟁력을 높이는 것이 요구된다. 디바이스들 및 구조들이 작아짐에 따라, 그리고 고성능 디바이스의 요구가 증가함에 따라, 새로운 제조 방법들 및 새로운 배치를 필요로 하는 새로운 문제점들이 발견되었다.
고성능의 금속 산화물 반도체(MOS : metal-oxide-semiconductor) 디바이스들을 이용하는 대규모 및 초대규모 집적 회로 디바이스들에 대한 요구가 있다. MOS 디바이스들은 일반적으로 반도체 기판 내에 이온 주입된 소스/드레인 영역들의 쌍 및 소스/드레인 영역들을 분리하는 채널 영역을 포함한다. 상기 채널 영역 상에는 일반적으로 얇은 게이트 산화막 및 도전성 폴리실리콘 또는 다른 도전성 물질을 포함하는 도전성 게이트가 있다. 전형적인 집적 회로에는, n-타입 및 p-타입과 같은 다른 도전성 타입의 다수의 MOS 디바이스 및 공통 기판 상에 형성되는 p-채널 및 n-채널 디바이스들 모두를 이용하는 상보형 MOS(CMOS : complementary MOS)가 있다. CMOS 기술은 신뢰성, 회로 성능 및 비용 이점 뿐만 아니라 파워 밀도 및 소실이 현저히 저감되는 이점을 제공한다.
칩당 보다 많은 기능을 제공함과 아울러, 그러한 기능들의 실행을 위한 시간이 보다 짧은 반도체 칩의 수요가 증가함에 따라, 반도체 디바이스 크기는 서브 마이크론 영역까지 더욱 더 진전되고 있다. 디바이스들을 소형화함으로써, 보다 많은 기능적 회로를 단일 칩 상에 탑재할 수 있는 영역들이 보다 많이 이용가능해지게 되었다. 디바이스들의 소형화는 또한 스위칭 시간들을 보다 짧게 할 수 있다는 점에서 본질적으로 장점을 갖는다.
디바이스 스위칭 시간들에 영향을 주는, 기생(parasitic) 디바이스 캐패시턴스와 같은 소정의 요인(factor)들이 있다. 기생 디바이스 캐패시턴스의 한 관련된 성분이 게이트 대 드레인 간의 오버랩 캐패시턴스(gate to drain overlap capacitance)인데, 이는 또한 "밀러 캐패시턴스(Miller Capacitance)"라 불린다. 이러한 게이트 대 드레인 간의 오버랩 캐패시턴스는 디바이스 스위칭 속도에 중요한 영향을 미친다. 낮은 채널 저항을 유지하기 위하여 소스/드레인들의 충분한 게이트 오버랩을 얻되, 그러나 여전히 게이트 대 드레인의 오버랩 캐패시턴스를 최소화하는 것이 중요하다. 소스/드레인 확장부 주입 단계 동안, 게이트 전극 상에 오프셋 스페이서들을 이용하는 하나의 방법이 있다. 오프셋 스페이서들은 스페이서들 바로 아래에 있는 기판 내로의 도펀트들의 주입을 방지하기 위한 마스크로서 작용하여, 소스/드레인 확장부들과 게이트 전극 간의 이격 거리를 증가시킨다.
p-타입 도펀트인 붕소의 실리콘 내의 확산도는 n-타입 도펀트인 비소의 확산도 보다 충분히 크다. 이는 n-채널 및 p-채널 트랜지스터들 모두를 포함한 반도체 디바이스들에 있어서 문제를 발생시킨다. 오버랩 캐패시턴스를 최소화하는 오프셋 스페이서의 형성은 단지 한 타입의 트랜지스터(예를 들어, n-채널)에 대하여 최적화되고, 다른 나머지 타입의 트랜지스터(예를 들어, p-채널)에 대해서는 최적화되지 않는다. 다시 말해, n-채널 트랜지스터를 위한 게이트 대 드레인 간의 오버랩 캐패시턴스를 최적화하는 최적의 폭을 갖는 오프셋 스페이서를 제공한다 하더라도, 실리콘 내에서 붕소가 더 빨리 확산하기 때문에, p-채널 트랜지스터 최적화를 위한 최적의 스페이싱(spacing)을 얻을 수 없게 된다.
칩 상에 여러 다른 타입의 트랜지스터들 각각에 관한 게이트 대 드레인 간의 오버랩 캐패시턴스의 최적화를 허용하는 방식으로 같은 칩 상에 n-채널 및 p-채널 트랜지스터들을 생산하기 위한 방법이 요구된다.
이들의 요구 및 다른 요구는, 동일한 기판 상에 n-채널 및 p-채널 트랜지스터를 형성하는 방법으로서, 제 1 게이트 전극들로부터 제 1 간격을 두고 n-타입 도펀트들을 주입함으로써 n-채널 트랜지스터들 내에 소스/드레인 확장부들을 형성하는 단계들을 포함하는 본 발명의 실시예들에 의해 충족된다. 소스/드레인 확장부들이 제 2 게이트 전극들로부터 제 2 간격을 두고 p-타입 도펀트들을 주입함으로써 p-채널 트랜지스터들 내에 형성되는데, 제 2 간격은 제 1 간격 보다 크다.
게이트 전극으로부터 n-타입 도펀트들이 주입되는 간격 보다 더 간격을 두고 기판 내로 p-타입 도펀트들을 주입함으로써, p-타입 도펀트들이 더 빠르게 확산되게 되어, n-채널 트랜지스터들 및 p-채널 트랜지스터들 모두에 관한 게이트 대 드레인 간의 오버랩 캐패시턴스의 최적화가 가능해진다. 본 발명의 임의의 실시예에서, n-타입 도펀트들은 제 1 스페이서 폭에 따라 주입되고, p-타입 도펀트들은 제 2 스페이서 폭에 따라 주입된다. 본 발명의 임의의 실시예에서, 제 1 스페이서 폭은 n-채널 및 p-채널 트랜지스터들의 게이트 전극 상의 제 1 오프셋 스페이서의 폭과 같다. 제 2 스페이서 폭은 제 1 오프셋 스페이서와, 오프셋 쌍들을 형성하기 위하여 제 1 오프셋 스페이서들 상에 형성된 제 2 오프셋 스페이서를 더한 폭과 같다.
기판과 n-채널 및 p-채널 트랜지스터들로 반도체 디바이스를 형성하는 방법을 제공하는 본 발명의 실시예에 의해 상기 언급된 요구들이 또한 충족된다. 이 방법은 n-채널 및 p-채널 트랜지스터의 게이트 전극 상에 제 1 오프셋 스페이서들을 형성하는 단계들을 포함한다. 소스/드레인 확장부들은 단지 n-채널 트랜지스터들에서 기판 내로 주입되고, 제 1 오프셋 스페이서들은 제 1 오프셋 스페이서들 바로 아래에서의 기판 내로의 주입을 마스크한다. 제 2 오프셋 스페이서들이 제 1 오프셋 스페이서들 상에 형성된다. 이후, 소스/드레인 확장부들이 단지 p-채널 트랜지스터들에서 기판 내로 주입된다. 제 1 및 제 2 오프셋 스페이서들은 제 1 및 제 2 오프셋 스페이서들 바로 아래에서 기판 내로의 주입을 마스크한다.
본 발명의 상기 언급된 구조 및 다른 구조, 양상들 및 이익들은 첨부된 도면과 관련하여 하기의 본 발명의 상세한 설명에 의해 좀 더 명확해질 것이다.
도 1은 본 발명의 실시예에 따른, 제조의 한 단계 동안, 반도체 디바이스 상의 n-채널 및 p-채널 트랜지스터들의 단면을 보인 개략도이다.
도 2는 본 발명의 실시예에 따라, 제 1 오프셋 스페이서 형성 후의 도 1의 구조를 도시한다.
도 3은 본 발명의 실시예에 따라, 소스/드레인 확장부를 형성하기 위하여 n-채널 디바이스들 안으로의 확장부 주입 다음의 도 2의 구조를 도시한다.
도 4는 본 발명의 실시예에 따라, n-채널 및 p-채널 디바이스들 위에 제 2 오프셋 스페이서 형성 다음의 도 3의 구조를 도시한다.
도 5는 본 발명의 실시예에 따라, p-채널 소스/드레인 확장부 주입 다음의 도 4의 구조를 도시한다.
도 6은 본 발명의 실시예에 따라, n-채널 및 p-채널 트랜지스터들 위에 측벽 스페이서들이 형성된 후의 도 5의 구조를 도시한다.
도 7은 본 발명의 실시예에 따라, n-채널 소스/드레인 깊은 주입 후의 도 6의 구조를 도시한다.
도 8은 본 발명의 실시예에 따라, p-채널 소스/드레인 깊은 주입 후의 도 7의 구조를 도시한다.
도 9는 최종 접합 형상을 도시한, 도 8의 구조를 도시한다.
도 10은 소스/드레인 산화에 의해 SOI 막에 스트레인(strain)이 발생된 반도체 디바이스 형성의 단면도를 도시한다.
도 11은 산화 공정이 완료된 후에 도 10의 구조를 도시한다.
본 발명은 게이트 대 드레인 간의 오버랩 캐패시턴스의 감소에 관련된 문제들에 대처하여 해결하기 위한 것이며, 특히 실리콘에서의 p-타입 도펀트들 및 n-타입 도펀트들의 차등적인 확산에 기인한 문제들에 관한 것이다. 본 발명은 게이트 전극들로부터 다른 간격을 두고 소스/드레인 확장부들의 도펀트들을 주입함으로써, n-채널 트랜지스터들 및 p-채널 트랜지스터들 각각의 오버랩 캐패시턴스를 최적화한다. 이는 게이트 전극 상에 제 1 오프셋 스페이서를 형성하고, 단지 n-채널 트랜지스터들 내에 소스/드레인 확장부 주입을 생성함으로써 달성된다. 제 2 오프셋 스페이서들은 제 1 오프셋 스페이서들 상에 형성되고, 소스/드레인 확장부 주입들은 p-채널 트랜지스터들 내에 생성된다. 따라서, p-채널 트랜지스터들 내의 소스/드레인 확장부 주입들은 n-채널 트랜지스터들 내의 소스/드레인 확장부 주입들보다 게이트 전극으로부터 더 멀리 이격된다. 이는 붕소와 같은 p-타입 도펀트들의 확산이 더 빠르기 때문이다. 이에 의해, 오버랩 캐패시턴스가 n-채널 및 p-채널 트랜지스터들 모두에 관해 최적화된다.
도 1은 본 발명의 제조의 한 단계 동안 n-채널 트랜지스터들 중 하나 및 p-채널 트랜지스터들 중 하나의 개략적인 단면도를 도시한다. 달리 언급되는 경우를 제외하고, 하기의 설명은 층들을 형성하고 식각하기 위하여 그리고 도펀트들을 기판안으로 주입하기 위하여 기존의 공정 방법들을 이용한다. 도 1에 도시된 바와 같이, 기판(10)은 n채널 및 p-채널 트랜지스터들에 관한 공통 기판을 형성한다. n-채널 트랜지스터(12)가 게이트 전극(16)을 구비하고, p-채널 트랜지스터(14)도 같다. 게이트 전극(16)이 기판(10) 위에 폴리실리콘 게이트 층의 증착, 기존의 포토리소그래피 및 식각 기술과 같은 기존의 방식에 의해 형성된다.
도 2에서, 제 1 오프셋 스페이서들(18)이 p-채널(14) 및 n-채널(12) 트랜지스터들 내에서 모든 게이트 전극들(16) 상에 형성된다. 제 1 오프셋 스페이서들(18)은 예를 들어, 실리콘 질화물 또는 실리콘 산화물과 같은 기존의 스페이서 물질로 만들어지는데, 예를 들어 실리콘 산화질화물과 같은 다른 물질들이 또한 사용될 수도 있다. 제 1 오프셋 스페이서의 증착 및 형성은 전체 기판(10) 및 게이트 전극(16) 위의 제 1 스페이서 층(도시되지 않음)에 제 1 스페이서 물질을 증착하는 것을 포함한다. 제 1 스페이서 층의 두께가 선택될 수 있어, 제 1 오프셋 스페이서(18)는 n-채널 트랜지스터들의 게이트 대 드레인 간의 오버랩 캐패시턴스를 최적화하기 위하여 식각 후에 소정의 폭을 갖는다. 예를 들어, 제 1 스페이서 층의 깊이는 약 100Å 내지 300Å가 된다. 반응성 이온 식각과 같은 기존의 이방성 식각 후에, 제 1 오프셋 스페이서들(18)이 약 60Å 내지 180Å의 폭으로 기판(10) 상에 형성된다. 이러한 이격화는 통상의 게이트 대 드레인 간의 오버랩 캐패시턴스의 최적화를 제공하기 위하여 n-채널 트랜지스터들에 대한 오프셋 스페이서들에 적절하다고 고려된다. 이러한 예로부터 보여지는 바와 같이, 이방성 식각은 스페이서 층 두께의 약 60%의 폭을 갖는 스페이서(18)를 생성한다. 스페이서 층의 크거나 작은 두께들 또는 식각 기술들의 변형은 소망의 오버랩 캐패시턴스를 생산하기 위하여 맞추어지는 오프셋 스페이서들의 폭들을 생산할 수 있다.
도 2에 도시된 바와 같이, 제 1 오프셋 스페이서들(18)의 형성에 이어서, n-채널 소스/드레인 확장부 주입이 도 3에 도시된 바와 같이 기존의 기술에 의해 수행된다. p-채널 트랜지스터들(14)은, 예를 들어 비소와 같은 n-타입 도펀트들을 기판(10) 내로 주입하기 위해 수행되는 n-타입 도펀트 이온 주입으로부터 p-채널 트랜지스터들(14)을 보호하기 위하여, 주입 공정 동안 마스크된다. 주입된 도펀트들은 n-채널 트랜지스터들(12)에 대한 소스/드레인 확장부들(20)을 형성한다. 제 1 오프셋 스페이서들(18)은 n-채널 트랜지스터(12)의 제 1 오프셋 스페이서들(18) 바로 아래에서의 n-타입 도펀트들의 이온 주입을 방지하기 위하여 기판(10)을 마스크한다. 제 1 오프셋 스페이서들(18)의 폭은 n-채널 트랜지스터들(12)에 대해 최적화된다. n-채널 트랜지스터 소스/드레인 확장부 주입을 위한 기존의 주입량(dosage) 및 에너지가 소스/드레인 확장부들(20)을 생성하는데 이용될 수 있다.
소스/드레인 확장부 주입 공정에 이어서, p-채널 트랜지스터들(14) 위의 마스크가 제거되고 제 2 스페이서 층(도시되지 않음)이 기판(10), n-채널 트랜지스터들(12) 및 p-채널 트랜지스터들(14) 위에 증착된다. 이후, 제 2 스페이서 층이 n-채널 트랜지스터들(12) 및 p-채널 트랜지스터들(14) 모두의 제 1 오프셋 스페이서들(18) 상에 제 2 오프셋 스페이서들(22)을 형성하기 위하여 기존의 이방성 방식으로 식각된다. 또한, 실리콘 질화물 또는 실리콘 산화물과 같은 기존의 스페이서 물질이 제 2 오프셋 스페이서(22)를 형성하는 데에 다시 사용된다.
제 2 스페이서 층의 두께가 맞춰질 수 있어서, 제 2 오프셋 스페이서(22)의 폭은 p-타입 도펀트들의 실리콘 내의 보다 빠른 확산율을 고려하기 위해 최적화된다. 다시 말하면, 식각 후에, 제 1 오프셋 스페이서(18) 및 제 2 오프셋 스페이서(22)에 의해 형성된 한 쌍의 오프셋 스페이서(24)는, p-타입 도펀트들의 보다 빠른 확산율을 고려하기 위해, p-채널 트랜지스터들의 게이트 대 드레인 간의 오버랩 캐패시턴스를 최적화하도록 선택된 폭을 가지게 된다. 본 발명의 임의의 실시예에서, 제 2 스페이서 층의 두께는 약 200Å 내지 400Å이다. 이는 약 120Å 내지 240Å의 폭을 갖는 제 2 오프셋 스페이서들(22)을 생성한다. 따라서, 오프셋 스페이서 쌍의 조합된 폭은 약 180Å 내지 420Å이다. 최적의 실시예에서, 오프셋 스페이서(24)의 조합된 폭은 180Å 내지 300Å이다.
본 발명의 임의의 실시예에서, 제 2 스페이서 층의 증착에 앞서, 약 100Å 두께의 선형 산화막(도시되지 않음)이 기판(10), 제 1 오프셋 스페이서(18) 및 게이트 전극(16) 위에 형성된다. 선형 산화막은 예를 들어, LPCVD(low pressure chemical vapor deposition :저압 화학 기상 증착) 또는 PECVD(plasma enhanced chemical vapor deposition: 플라즈마 강화 기상 증착)에 의해 증착된다. 선형 산화막은 도 1 내지 도 8의 실시예에서는 도시되지 않았으나, 트랜지스터들의 전반적인 성능을 향상시키기 위해 사용될 수 있다.
제 2 오프셋 스페이서들(22)의 형성에 이어서, n-채널 트랜지스터들(12)이 마스크 오프되고(masked off), p-채널 트랜지스터들(14) 내에 소스/드레인 확장부 영역들(26)을 생성하기 위하여 소스/드레인 확장부 주입 단계가 수행된다. 제 1 오프셋 스페이서들(18) 및 제 2 오프셋 스페이서들(22)을 포함하는 오프셋 스페이서 쌍(24)이 그 제 1 오프셋 스페이서들(18) 및 제 2 오프셋 스페이서들(22) 아래의 기판(10)을 마스크한다. 따라서, p-채널 트랜지스터들(14) 내의 소스/드레인 확장부들(26)은 n-채널 트랜지스터들(12) 내의 소스/드레인 확장부들(20) 보다 게이트 전극들(16)로부터 더 멀리 이격된다. 이는 붕소의 보다 빠른 확산율을 고려하고, p-채널 트랜지스터들(14)의 오버랩 캐패시턴스를 최적화한다. p-타입 도펀트들을 위한 기존의 주입량들 및 주입 에너지들이 소스/드레인 확장부들(26)을 생성하는 데에 이용된다.
도 6에서, 측벽 스페이서들(28)이 제 2 오프셋 스페이서들(22) 상에 형성된다. 이 측벽 스페이서들(28)은 n-채널 및 p-채널 트랜지스터들(12, 14)의 쌍방에 관련하여 형성된다. 측벽 스페이서들(28)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물과 같은 기존의 물질로 형성될 수 있다. 측벽 스페이서들(28)을 생성하기 위하여 스페이서 물질이 증착되고, 이후 이방성으로 식각된다. 본 발명의 최적의 실시예에서, 측벽 스페이서들(28)은 제 1 및 제 2 오프셋 스페이서들(18, 22)보다 적어도 2배 크다. 본 발명의 실시예에서, 측벽 스페이서들의 예시적인 두께(폭)는 약 500Å 내지 1500Å의 범위이다. 기존의 방식에 의한 측벽 스페이서들(28)의 형성에 이어서, p-채널 트랜지스터들(14)이 다시 마스크되고 n-채널 트랜지스터들(12) 내에 소스/드레인 영역들(30)을 생성하기 위하여 소스/드레인의 깊은 주입이 수행된다. 기존의 방사선량 및 주입 에너지들이 소스/드레인 영역들(30)을 생성하는데 이용될 수 있다. 결과적인 구조가 도 7과 같이 도시된다.
도 8에 도시된 바와 같이, n-채널 트랜지스터들(12) 위에 마스크가 형성되고, p-채널 트랜지스터들(14) 내에 소스/드레인 영역(32)을 생성하기 위하여 소스/드레인의 깊은 주입 공정이 기존의 방식으로 수행된다. 측벽 스페이서들(28)이 도 7의 주입 공정 동안 스페이서들(28) 바로 아래에서의 기판 내로의 n-타입 도펀트들의 주입을 방지하고, 도 8의 주입 공정 동안 스페이서들(28) 바로 아래에서의 기판 내로의 p-타입 도펀트들의 주입을 방지한다.
p-채널 트랜지스터들(14) 내에 소스/드레인 영역들(32)의 형성에 이어서, n-채널 트랜지스터들(12) 위의 마스크가 제거된다. 이후, 반도체 디바이스의 후속 공정이 기존의 기술에 따라서 수행되고, 이 결과가 도 9에 도시된다. 확장부 접합들은 게이트 폴리(gate poly)로 오버랩 영역을 형성하기 위하여 횡(수평) 방향 및 수직 방향으로 확산됨이 주목된다.
본 발명은 개별적인 트랜지스터들을 위한 최적의 오버랩 캐패시턴스를 생성하기 위하여 n-채널 및 p-채널 트랜지스터들에 관한 차등적 스페이싱을 제공한다. 이는 게이트 전극들 상에 형성된 복수의 오프셋 스페이서들의 이용에 의해 비용 효율적이고 실용적인 방법으로 달성된다.
본 발명의 다른 양상에서, 얇은 실리콘 온 인슐레이터(SOI: silicon-on-insulator) 막 내에 스트레인을 생성하기 위하여, 소스/드레인의 표면이 산화된다. 소스/드레인 산화는 폭이 좁은 실리콘 질화물 스페이서의 형성 후에 수행된다. 그러므로, 소스/드레인 산화 동안 폴리실리콘 측벽이 보호되어, 트랜지스터 구조가 변화되지 않는다. 소스/드레인 산화의 결과로 생성된 스트레인은 캐리어 이동성을 유리하게 변화시킨다.
도 10은 매몰된 산화물 층(42)으로 덮어진 실리콘 기판(40) 내의 전단계(precursor)를 도시한다. SOI 아일랜드(island)들(44)이 매몰된 산화물 층(42) 상에 형성된다. 게이트 전극(46)이 폭이 좁은 스페이서들(48)에 의해 그의 측벽들 상에 보호되는데, 좁은 스페이서들(48)은 예를 들어 실리콘 질화물로 이루어진다.
스페이서들(48)의 형성(예를 들어, 증착 및 후방 식각에 의하여)에 이어서, 도 11에 도시된 바와 같이, 소스/드레인 영역 및 게이트 전극(46)의 표면 위에 산화막(50)을 성장시키기 위해 산화 공정이 수행된다. 소스/드레인의 표면 상에 산화막(50)의 성장은 SOI 막(44) 내에 생성될 추가적인 스트레스를 야기하여, 캐리어 이동성을 향상시킨다. 이후, 표준적인 CMOS 공정이 이어진다.
본 발명이 상세히 설명 및 예시되었지만, 이는 단지 예시적인 것일 뿐 본 발명을 전술한 것으로 한정하고자 하는 것이 아니다. 본 발명의 범위는 첨부된 특허 청구범위의 기재 범위 내에서 제한되어야 할 것이다.

Claims (10)

  1. 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법으로서,
    상기 n-채널 트랜지스터들의 게이트 전극들 및 상기 p-채널 트랜지스터들의 게이트 전극들 상에 제 1 오프셋 스페이서들을 형성하는 단계와, 여기서 상기 제 1 오프셋 스페이서들은 제 1 스페이서 폭을 가지며;
    상기 제 1 스페이서 폭 만큼 상기 n-채널 트랜지스터들의 게이트 전극들로부터 이격되어 n-타입 도펀트들을 주입함으로써 상기 n-채널 트랜지스터들 내에 소스/드레인 확장부들을 형성하는 단계와, 여기서 상기 제 1 오프셋 스페이서들은 상기 제 1 오프셋 스페이서들 바로 아래의 상기 기판 내로의 주입을 마스크하며;
    상기 n-채널 트랜지스터들 내에 상기 소스/드레인 확장부를 형성한 이후, 오프셋 스페이서 쌍들을 형성하기 위해 상기 제 1 오프셋 스페이서들 위에 제 2 오프셋 스페이서들을 형성하는 단계와, 여기서 상기 각 제 2 오프셋 스페이서는 제 2 스페이서 폭을 갖고, 상기 각 오프셋 스페이서 쌍의 폭은 상기 제 1 스페이서의 폭과 상기 제 2 스페이서의 폭을 더한 것과 같으며; 그리고
    상기 오프셋 스페이서 쌍의 폭 만큼 상기 p-채널 트랜지스터들의 상기 게이트 전극들로부터 이격되어 p-타입 도펀트들을 주입함으로써 상기 p-채널 트랜지스터들 내에 소스/드레인 확장부들을 형성하는 단계를 포함하며,
    상기 제 1, 2 오프셋 스페이서들은 상기 제 1, 2 오프셋 스페이서들 바로 아래의 상기 기판 내로의 주입을 마스크하는 것을 특징으로 하는 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 오프셋 스페이서들 상에 측벽 스페이스들을 형성하는 단계와;
    n-타입 도펀트들을 주입함으로써 상기 n-채널 트랜지스터들 내에 소스/드레인 영역들을 형성하는 단계와; 그리고
    p-타입 도펀트들을 주입함으로써 상기 p-채널 트랜지스터들 내에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 오프셋 스페이서는 60Å 내지 180Å의 폭을 갖는 것을 특징으로 하는 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 오프셋 스페이서는 120Å 내지 240Å의 폭을 갖는 것을 특징으로 하는 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 n-채널 트랜지스터들 내에 상기 소스/드레인 확장부들이 형성된 후, 그리고 상기 제 2 오프셋 스페이서들이 형성되기 전에, 상기 게이트 전극, 상기 제 1 오프셋 스페이서들 및 상기 기판 상에 선형 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 동일한 기판 상에 n-채널 트랜지스터들 및 p-채널 트랜지스터들을 형성하는 방법.
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