KR20010065744A - 모스형 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은, 모스형 트랜지스터의 제조방법에 관한 것으로서, 특히, 반도체기판 상에 게이트산화막과 게이트전극층을 적층하여 식각한 후, 게이트전극층 측면에 실리사이드스페이서를 형성한 후 1차 소오스/드레인 이온주입을 하고, 제1폴리실리콘층을 적층하고 식각하여 제1폴리실리콘층을 형성한 후 2차 소오스/드레인 이온주입을 하고, 그 위에 제2폴리실리콘층을 적층한 후, 식각하여 제2폴리스페이서를 형성한 후 2차 소오스/드레인 이온주입을 하므로 문턱전압과 핫캐리어특성을 조절하여 트랜지스터의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은, 모스형 트랜지스터를 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 게이트산화막과 게이트전극층을 적층하여 식각한 후, 게이트전극층측면에 실리사이드스페이서를 형성한 후 1차 소오스/드레인 이온주입을 하고, 제1폴리실리콘층을 적층하고 식각하여 제1폴리실리콘층을 형성한 후 2차 소오스/드레인 이온주입을 하고, 그 위에 제2폴리실리콘층을 적층한 후, 식각하여 제2폴리스페이서를 형성한 후 2차 소오스/드레인 이온주입을 하므로 트랜지스터의 전기적인 특성을 향상하도록 하는 모스형 트랜지스터 제조방법에 관한 것이다.
일반적으로, 상기한 모스형 전계효과트랜지스터(MOSFET)는 반도체 기판 상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 위해 격리되어 있는 전계효과 트랜지스터로서, 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자 간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
모스형 트랜지스터의 제조방법을 살펴 보면, 반도체기판에 게이트산화막 및 게이트전극층을 적층한 후 마스킹식각으로 게이트를 형성하도록 한 후 이온을 주입하여 반도체기판에 LDD이온주입영역을 형성하도록 한다.
그리고, 상기 결과물에 산화막을 적층하고, 블랭킷식각으로 게이트의 양측면에 산화막 스페이서를 형성하도록 한다.
그런 후에 게이트의 양측면에 고농도의 이온을 주입하여 소오스/드레인영역을 형성하게 된다.
그러나, 상기한 바와 같이, 모스형 트랜지스터는 반도체소자의 고집적화와 미세화가 진행됨에 따라 문턱전압(Vt: Threshold Voltage), Idsat, Ioff ,및 핫캐리어 특성(Hot Carrier Immunity)등을 동시에 만족하는 반도체소자의 제조방법 개발이절실하게 요구되는 싯점이다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 게이트산화막과 게이트전극층을 적층하여 식각한 후, 게이트전극층 측면에 실리사이드스페이서를 형성한 후 1차 소오스/드레인 이온주입을 하고, 제1폴리실리콘층을 적층하고 식각하여 제1폴리실리콘층을 형성한 후 2차 소오스/드레인 이온주입을 하고, 그 위에 제2폴리실리콘층을 적층한 후, 식각하여 제2폴리스페이서를 형성한 후 2차 소오스/드레인 이온주입을 하므로 트랜지스터의 전기적인 특성을 향상하도록 하는 것이 목적이다.
도 1 내지 도 5는 본 발명에 따른 모스형 트랜지스터의 제조방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
5 : 반도체기판 15 : 게이트산화막
20 : 게이트전극층 25 : 실리사이드스페이서
30 : 제1폴리실리콘층 30a : 제1폴리스페이서
40 : 제2폴리실리콘층 40a : 제2폴리스페이서
이러한 목적은 반도체기판 상에 게이트산화막 및 게이트전극층을 순차적으로 적층하고 마스킹 식각하여 게이트를 형성하는 단계와; 상기 결과물 상에 실리사이드층을 적층하여 블랭킷 식각하여 게이트 양측면에 실리사이드스페이서를 형성한 후 1차로 이온을 주입하여 소오스/드레인영역을 형성하는 단계와; 상기 결과물 상에 제1스페이서층을 적층하여 블랭킷식각으로 실리사이드스페이서의 양측면에 제1스페이서를 형성한 후, 소오스/드레인영역에 2차로 이온을 주입하는 단계와; 상기 결과물 상에 제2스페이서층을 적층하여 블랭킷식각으로 제1스페이서 양측면에 제2스페이서를 형성한 후, 소오스/드레인영역에 3차로 이온을 주입하는 단계를 포함하여 이루어진 모스형 트랜지스터의 제조방법을 제공함으로써 달성된다.
그리고, 상기 제1스페이서층은, 폴리실리콘이고, 적층 두께는 200 ∼ 3000Å인 것이 바람직 하다.
상기 제2스페이서층은, 산화막 혹은 질화막이고, 200 ∼ 3000Å의 적층 두께를 갖는 것이 바람직 하다.
상기 게이트의 하부영역은 서얼피스 채널(Surface Channel)로 사용하고, 제1스페이서의 하부영역은 베리드 채널(Burried Channel)로 사용하는 것이 바람직 하다.
상기 1차로 소오스/드레인영역에 이온을 주입할 때, 베리드 채널의 동작을 위하여 카운터 도핑(Counter Dopping)을 하도록 한다.
상기 게이트(A)의 하부영역은 베리드 채널로 사용하고, 제1스페이서(30a)의 하부영역은 서얼피스 채널로 사용하도록 할 수도 있다.
상기 실리사이드스페이서는, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 혹은 니켈실리사이드중에 어느 하나를 선택하여 사용하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1에 도시된 바와 같이, 반도체기판(10) 상에 게이트산화막(15) 및 게이트전극층(20)을 순차적으로 적층하고 마스킹 식각하여 게이트(A)를 형성하도록 한다.
그리고, 상기 결과물 상에 실리사이드층을 적층하여 블랭킷 식각(BlancketEtch)하여 게이트(A) 양측면에 실리사이드스페이서(25)를 형성한 후, 1차로 이온을 주입하여 소오스/드레인영역(10)을 형성하도록 한다.
상기 실리사이드스페이서(25)는, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 혹은 니켈실리사이드중에 어느 하나를 선택하여 사용하는 것이 바람직 하다.
도 2 및 도 3에 도시된 바와 같이, 상기 결과물 상에 제1스페이서층(30)을 적층하여 블랭킷식각으로 실리사이드스페이서(25)의 양측면에 제1스페이서(30a)를 형성한 후, 소오스/드레인영역(10)에 2차로 이온을 주입하도록 한다.
상기 제1스페이서층(30)은, 폴리실리콘이고, 적층 두께는 200 ∼ 3000Å인 것이 바람직 하다.
상기 게이트(A)의 하부영역은 서얼피스 채널(도 5에서 "A"로 표시)로 사용하고, 제1스페이서(30a)의 하부영역은 베리드 채널(도 5에서 "B"로 표시)로 사용하도록 하고, 1차로 소오스/드레인영역(10)에 이온을 주입할 때, 베리드채널의 동작을 위하여 카운터 도핑을 하도록 한다.
한편, 상기 게이트(A)의 하부영역은 베리드 채널로 사용하는 경우, 제1스페이서(30a)의 하부영역은 서얼피스 채널로 사용하도록 한다.
도 4 및 도 5에 도시된 바와 같이, 상기 결과물 상에 제2스페이서층(40)을 적층하여 블랭킷식각으로 제1스페이서(30a) 양측면에 제2스페이서(40a)를 형성한 후, 소오스 /드레인영역(10)에 3차로 이온을 주입하도록 한다.
상기 제2스페이서층(40)은, 산화막 혹은 질화막이고, 적층 두께는 200 ∼3000Å인 것이 바람직 하다.
상기한 바와 같이, 본 발명에 따른 모스형 트랜지스터의 제조방법을 이용하게 되면, 반도체기판 상에 게이트산화막과 게이트전극층을 적층하여 식각한 후, 게이트전극층 측면에 실리사이드스페이서를 형성한 후 1차 소오스/드레인 이온주입을 하고, 제1폴리실리콘층을 적층하고 식각하여 제1폴리실리콘층을 형성한 후 2차 소오스/드레인 이온주입을 하고, 그 위에 제2폴리실리콘층을 적층한 후, 식각하여 제2폴리스페이서를 형성한 후 2차 소오스/드레인 이온주입을 하므로 문턱전압 및 핫캐리어 특성을 조절하여 트랜지스터의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (6)
- 반도체기판 상에 게이트산화막 및 게이트전극층을 순차적으로 적층하고 마스킹 식각하여 게이트를 형성하는 단계와;상기 결과물 상에 실리사이드층을 적층하여 블랭킷 식각하여 게이트 양측면에 실리사이드스페이서를 형성한 후 1차로 이온을 주입하여 소오스/드레인영역을 형성하는 단계와;상기 결과물 상에 제1스페이서층을 적층하여 블랭킷식각으로 실리사이드스페이서의 양측면에 제1스페이서를 형성한 후, 소오스/드레인영역에 2차로 이온을 주입하는 단계와;상기 결과물 상에 제2스페이서층을 적층하여 블랭킷식각으로 제1스페이서 양측면에 제2스페이서를 형성한 후, 소오스/드레인영역에 3차로 이온을 주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제1스페이서층은, 폴리실리콘이고, 적층 두께는 200 ∼ 3000Å인 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트의 하부영역은 서얼피스 채널로 사용하고, 제1스페이서의 하부영역은 베리드 채널로 사용하는 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
- 제 1 항 혹은 제 4 항에 있어서, 상기 1차로 소오스/드레인영역에 이온을 주입할 때, 카운터 도핑을 하는 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트의 하부영역은 베리드 채널로 사용하고, 제1스페이서(30a)의 하부영역은 서얼피스 채널로 사용하는 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드스페이서는, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 혹은 니켈실리사이드중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 모스형 트랜지스터의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100941742B1 (ko) * | 2001-12-14 | 2010-02-11 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 |
-
1999
- 1999-12-30 KR KR1019990065681A patent/KR20010065744A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100941742B1 (ko) * | 2001-12-14 | 2010-02-11 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 |
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