JP5567832B2 - ボディ・タイを形成する方法 - Google Patents
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- 238000000034 method Methods 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000007943 implant Substances 0.000 claims description 22
- 210000000746 body region Anatomy 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- シリコン・オン・絶縁体(SOI)基板のデバイス層のデバイス層を提供するステップであって、前記デバイス層が、少なくとも1つの窒化物層と前記窒化物層を被覆する酸化物層とを備えた浅いトレンチ絶縁(STI)スタックの下に横たわることを特徴とする、提供するステップと、
第1のトレンチを形成するためにシリコン・オン・絶縁体(SOI)基板のデバイス層をエッチングするステップであって、前記第1のトレンチが前記SOI基板の絶縁層の近くで止まることを特徴とし、するエッチングステップと、
ボディ・タイの配置を確立するマスクで前記第1のトレンチの一部をマスキングするステップと、
前記第1のトレンチのマスクされていない部分に第2のトレンチをエッチングするステップであって、前記第2のトレンチが、前記絶縁層に延び、前記窒化物層が前記第2のトレンチのエッチングによって薄化されないことを特徴とするエッチングステップと、
前記第1および第2のトレンチの上にSTI酸化物を形成するステップと、
前記デバイス層の頂部表面から第1の平均深さを備えた第1のドーピング密度で、デバイス層のドレイン及びソース領域内にドーピングイオンをインプラントするステップであって、前記第1の平均深さが前記第1のトレンチの上の前記STI酸化物の厚さよりも小さいことを特徴とするステップと、
前記デバイス層の頂部表面から第2の平均深さを備えた第2のドーピング密度で、ドレイン及びソース領域内にドーピングイオンをインプラントするステップであって、前記第2の平均深さが、第1のトレンチの上のSTIの厚さよりも大きく、ボディ・タイのドーピング密度よりも小さいドーピング密度を備え、それによって、前記ボディ・タイが多数キャリアタイプをスイッチングすることを防止することを特徴とするステップと
を有することを特徴とする、ボディ・タイを形成する方法。 - 前記STI酸化物が、前記ボディ・タイ内への引き続いてのインプラントをブロックし、前記インプラントが、ソース/ドレイン領域に対して少なくとも1つのシリサイドとのオーミックコンタクトを提供することを特徴とする請求項1に記載の方法。
- 前記ボディ・タイが、ドレイン、ソース、ボディおよびボディコンタクト領域を含むデバイス層において電界効果トランジスタに結合されたことを特徴とする請求項2に記載の方法。
- 前記ボディ・タイが、前記ボディコンタクトに前記ボディの電気的結合を提供することを特徴とする請求項3に記載の方法。
- 前記ボディ・タイが、ソースに隣接し、ドレインに隣接しないように配置され、それにより寄生容量を低減させることを特徴とする請求項2に記載の方法。
- 前記マスクが、前記浅いトレンチ絶縁(STI)スタックの一部とオーバーラップするとともに、前記オーバーラップが、前記浅いトレンチ絶縁(STI)スタックに隣接する領域のうち前記ボディ・タイが形成されない領域におけるシャドーイングを防止するように決定されることを特徴とする請求項3に記載の方法。
- 前記誘電体が、化学気相成長(CVD)酸化物であることを特徴とする請求項2に記載の方法。
- 二酸化珪素層の頂部に配置されたシリコン層を提供するステップと、
前記シリコン層の頂部に少なくとも1つの窒化物層を提供するステップと、
前記窒化物層の頂部に酸化物層を提供するステップと、
多段トレンチを前記シリコン層内に形成するためにシリコン層をエッチングし、シリコンアイランドを形成するステップであって、前記多段トレンチが、(i)ボディ・タイの配置を確立し、(ii)前記二酸化珪素層に延びることにより電気的絶縁を提供し、(iii)少なくとも第1及び第2のトレンチを包含し、前記第1のトレンチが、前記二酸化珪素層の前で停止し、前記第2のトレンチが前記二酸化珪素層に延び、前記窒化物層が、前記二酸化珪素層にのびるエッチングによって薄化されないことを特徴とするステップと、
前記第1および第2のトレンチの上にSTI酸化物を形成するステップと、
前記デバイス層の頂部表面から第1の平均深さを備えた第1のドーピング密度で、デバイス層のドレイン及びソース領域内にドーピングイオンをインプラントするステップであって、前記第1の平均深さが前記第1のトレンチの上の前記STI酸化物の厚さよりも小さいことを特徴とするステップと、
前記デバイス層の頂部表面から第2の平均深さを備えた第2のドーピング密度で、ドレイン及びソース領域内にドーピングイオンをインプラントするステップであって、前記第2の平均深さが、第1のトレンチの上のSTIの厚さよりも大きく、ボディ・タイのドーピング密度よりも小さいドーピング密度を備え、それによって、前記ボディ・タイが多数キャリアタイプをスイッチングすることを防止することを特徴とするステップと、
を有することを特徴とするボディ・タイを形成する方法。 - 前記ボディ・タイが、ボディ領域およびボディコンタクト領域を含むシリコンアイランドの隣に配置され、前記ボディ・タイが、前記ボディ領域を前記ボディコンタクト領域に結合することを特徴とする請求項8に記載の方法。
- ボディ領域の頂部にゲートスタックを形成するステップであって、前記ゲートスタックが、ボディ・タイではなくシリコンアイランドの上にあるように位置決めされることを特徴とするステップを更に有することを特徴とする、請求項9に記載の方法。
- 前記ボディ領域の頂部にゲートスタックを形成するステップであって、前記ゲートスタックが、引き続きのインプランテーションプロセスから前記ボディ領域のドーピングを防止する所定の厚さを有することを特徴とするステップを更に有することを特徴とする請求項9に記載の方法。
- 前記ボディ・タイが、少なくとも2つの電界効果トランジスタによって共有されることを特徴とする請求項8に記載の方法。
- 前記第1のドーピング密度が、前記第2のドーピング密度よりも大きいことを特徴とする請求項8に記載の方法。
- 前記第1のドーピング密度によって、シリコンアイランドとのオーミックコンタクトを達成することができることを特徴とする請求項13に記載の方法。
- 前記ボディ・タイが、前記ソースの一部に隣接して配置され、前記ドレインに隣接しないことを特徴とする請求項2に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/415,703 US7732287B2 (en) | 2006-05-02 | 2006-05-02 | Method of forming a body-tie |
US11/415,703 | 2006-05-02 | ||
PCT/US2007/002774 WO2007133306A2 (en) | 2006-05-02 | 2007-02-01 | Method of forming a body-tie |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009535844A JP2009535844A (ja) | 2009-10-01 |
JP2009535844A5 JP2009535844A5 (ja) | 2010-03-18 |
JP5567832B2 true JP5567832B2 (ja) | 2014-08-06 |
Family
ID=38610678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009509550A Active JP5567832B2 (ja) | 2006-05-02 | 2007-02-01 | ボディ・タイを形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7732287B2 (ja) |
EP (1) | EP2013910B1 (ja) |
JP (1) | JP5567832B2 (ja) |
WO (1) | WO2007133306A2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7679139B2 (en) * | 2007-09-11 | 2010-03-16 | Honeywell International Inc. | Non-planar silicon-on-insulator device that includes an “area-efficient” body tie |
US7964897B2 (en) * | 2008-07-22 | 2011-06-21 | Honeywell International Inc. | Direct contact to area efficient body tie process flow |
US20100176482A1 (en) * | 2009-01-12 | 2010-07-15 | International Business Machine Corporation | Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation |
US7939865B2 (en) * | 2009-01-22 | 2011-05-10 | Honeywell International Inc. | Metal semiconductor field effect transistor (MESFET) silicon-on-insulator structure having partial trench spacers |
US8039837B2 (en) * | 2009-05-26 | 2011-10-18 | International Business Machines Corporation | In-line voltage contrast detection of PFET silicide encroachment |
US8587063B2 (en) * | 2009-11-06 | 2013-11-19 | International Business Machines Corporation | Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels |
US8299544B2 (en) | 2011-01-04 | 2012-10-30 | International Business Machines Corporation | Field effect transistor having ohmic body contact(s), an integrated circuit structure incorporating stacked field effect transistors with such ohmic body contacts and associated methods |
CN102254949B (zh) * | 2011-08-01 | 2016-06-29 | 上海华虹宏力半导体制造有限公司 | 绝缘体上硅mos晶体管结构 |
US8564069B1 (en) | 2012-08-21 | 2013-10-22 | International Business Machines Corporation | Field effect transistors with low body resistance and self-balanced body potential |
US8975952B2 (en) | 2012-11-13 | 2015-03-10 | Honeywell International Inc. | CMOS logic circuit using passive internal body tie bias |
US9773808B2 (en) | 2015-05-06 | 2017-09-26 | Honeywell International Inc. | Compact self-aligned implantation transistor edge resistor for SRAM SEU mitigation |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727070A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Mos type semiconductor device |
JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
US4786955A (en) * | 1987-02-24 | 1988-11-22 | General Electric Company | Semiconductor device with source and drain depth extenders and a method of making the same |
US5145802A (en) * | 1991-11-12 | 1992-09-08 | United Technologies Corporation | Method of making SOI circuit with buried connectors |
US5767549A (en) * | 1996-07-03 | 1998-06-16 | International Business Machines Corporation | SOI CMOS structure |
GB9716657D0 (en) * | 1997-08-07 | 1997-10-15 | Zeneca Ltd | Chemical compounds |
DE69925078T2 (de) * | 1998-08-29 | 2006-03-09 | International Business Machines Corp. | SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung |
KR100343288B1 (ko) | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
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JP2001230315A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
AU2001288845A1 (en) | 2000-09-19 | 2002-04-02 | Motorola, Inc. | Body-tied silicon on insulator semiconductor device structure and method therefor |
JP2002261292A (ja) * | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4676069B2 (ja) * | 2001-02-07 | 2011-04-27 | パナソニック株式会社 | 半導体装置の製造方法 |
JP2002246600A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR100389929B1 (ko) * | 2001-07-28 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자분리막을 구비하는 soi 소자 및 그 제조 방법 |
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JP4154578B2 (ja) * | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6864152B1 (en) * | 2003-05-20 | 2005-03-08 | Lsi Logic Corporation | Fabrication of trenches with multiple depths on the same substrate |
JP4811901B2 (ja) * | 2004-06-03 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
2006
- 2006-05-02 US US11/415,703 patent/US7732287B2/en active Active
-
2007
- 2007-02-01 WO PCT/US2007/002774 patent/WO2007133306A2/en active Application Filing
- 2007-02-01 JP JP2009509550A patent/JP5567832B2/ja active Active
- 2007-02-01 EP EP07749727.9A patent/EP2013910B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20070257317A1 (en) | 2007-11-08 |
WO2007133306A2 (en) | 2007-11-22 |
WO2007133306A3 (en) | 2008-01-24 |
EP2013910B1 (en) | 2019-06-12 |
US7732287B2 (en) | 2010-06-08 |
JP2009535844A (ja) | 2009-10-01 |
EP2013910A2 (en) | 2009-01-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100201 |
|
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