JP2002261292A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002261292A JP2001358332A JP2001358332A JP2002261292A JP 2002261292 A JP2002261292 A JP 2002261292A JP 2001358332 A JP2001358332 A JP 2001358332A JP 2001358332 A JP2001358332 A JP 2001358332A JP 2002261292 A JP2002261292 A JP 2002261292A
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gate electrode
film mask
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智彰 篠
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Abstract

(57)【要約】 【課題】 寄生容量を低減することが可能な半導体装置
及びその製造方法を提供する。 【解決手段】 半導体装置は、素子領域１６内に形成さ
れたＰ−型の基板電位制御層１７と、この基板電位制御
層１７上にゲート絶縁膜を介して選択的に形成されたゲ
ート電極２０と、少なくともこのゲート電極２０の一部
及び基板電位制御層１７の一部上に形成された絶縁膜マ
スク２７と、この絶縁膜マスク２７及びゲート電極２０
で覆われていない素子領域１９内に、ゲート電極２０と
隣接して形成されたＮ＋型のソース・ドレイン領域２
９、２９’とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上の半導体
層に形成されたＭＩＳ（Metal Insulator Semiconducto
r）トランジスタを備えた半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】絶縁膜上に単結晶シリコン膜が形成され
た基板、いわゆるＳＯＩ（Silicon OnInsulator）基板
は、高性能の半導体装置を実現できる基板として古くか
ら研究の対象となっている。近年、ウエハ技術の発展に
伴い、このＳＯＩ基板の応用方法が盛んに議論されるよ
うになってきた。
【０００３】図２１、図２２は、従来技術によるＮＭＯ
Ｓトランジスタを備えた半導体装置の平面図を示す。図
２３は、図２１及び図２２に示すXXIII−XXIII線に沿っ
た半導体装置の断面図を示す。なお、図２１、図２２で
は、配線、コンタクト及び層間絶縁膜は省略している。
【０００４】図２１乃至図２３に示すように、支持基板
１１上に形成された埋め込み酸化膜１２とこの埋め込み
酸化膜１２上に形成された半導体層１３とからなるＳＯ
Ｉ基板１４が形成されている。半導体層１３内の素子領
域１６内には、Ｐ−型の基板電位制御層１７が形成さ
れ、この基板電位制御層１７上にゲート電極２０がゲー
ト絶縁膜１８を介して選択的に形成されている。このゲ
ート電極２０を挟んで素子領域１６の表面にＮ＋型のソ
ース・ドレイン領域２９、２９’が形成され、このソー
ス・ドレイン領域２９、２９’と対向する素子領域１６
内にＰ＋型のボディコンタクト領域３１が形成されてい
る。
【０００５】ここで、図１０に示すゲート電極２０は、
ボディ領域からボディ延長領域まで直線状に配置されて
いる。一方、図１１に示すゲート電極２０は、ボディ領
域上に直線状に配置させた第１の部分２０ａと、この第
１の部分２０ａと連続して第１の部分２０とほぼ垂直方
向に配置された幅Ｄ２の第２の部分２０ｂとを有してい
る。
【０００６】なお、上記従来技術による半導体装置にお
いて、ボディ領域とは、ソース・ドレイン領域２９、２
９’に挟まれたチャネルが形成される領域を意味する。
ボディ延長領域とは、ゲート長方向に対して垂直な方向
でボディ領域と接し、ソース・ドレイン領域２９、２
９’に挟まれていない領域を意味する。ボディコンタク
ト領域３１とは、ゲート長方向に対して垂直な方向でボ
ディ延長領域と接し、上部電極と良好なコンタクトをと
るための高濃度の領域を意味する。
【０００７】以上説明したトランジスタでは、ボディコ
ンタクト領域３１に電圧を印加することによりボディ領
域の電位を制御することができるので、ＳＯＩ基板を用
いたときに問題となる基板浮遊効果を抑制することがで
きる。また、ゲート電極２０とボディ領域に同じ電位を
与えると、ゲート電極２０の電圧の上昇に伴ってしきい
値が低下し、ドレイン電流が増加する。このため、バル
ク基板に形成したトランジスタよりも高性能な回路が可
能となる。
【０００８】ここで、基板浮遊効果によって発生する悪
影響には、ＮＭＯＳトランジスタのみからなるパスゲー
ト回路がオフしている（ゲートが接地電位となってい
る）にもかかわらず、入力（ソース）が電源電圧から接
地電位に変化した際にソース・ドレイン間に電流が流れ
てしまう「パスゲートリーク」や、インバータ回路のス
イッチング速度が入力パルスの周波数に依存してしまう
「ヒストリー効果」、ソース・ドレイン間耐圧の低下、
などがある。これらは、回路を誤動作させたり、あるい
は誤動作を回避するために回路の速度を犠牲にしたりす
る原因となる。
【０００９】ところで、図２１に示すトランジスタで
は、高濃度のＮ型ソース・ドレイン領域２９、２９’と
高濃度のＰ型ボディコンタクト領域３１とが近接してＰ
Ｎ接合耐圧が低下しないように、一定の距離ｄ（例えば
ｄ＝０．３μｍ程度）を確保する必要がある。一方、ソ
ース・ドレイン領域２９、２９’及びボディコンタクト
領域３１を形成するには、これらの各領域を局所的に開
口したレジストパターンを形成し、Ｎ型不純物あるいは
Ｐ型不純物をイオン注入する。この製造方法では、２つ
のレジストパターンの合わせずれを考慮して、さらに距
離ｓ（例えばｓ＝０．３μｍ程度）を余計に確保する必
要がある。したがって、ソース・ドレイン領域２９、２
９’とボディコンタクト領域３１との間の距離Ｄ１（＝
ｄ＋ｓ）を長く確保する必要があった。
【００１０】しかし、距離Ｄ１を長くすると、トランジ
スタの占有面積が大きくなるため、チップの面積が大き
くなり製造コストが増大してしまう。さらに、距離Ｄ１
を長くすると、寄生抵抗が高くなるため、ボディ領域の
電位の制御が困難になり、前述した基板浮遊効果に起因
する問題が生じる。
【００１１】また、図２１に示すトランジスタは、ソー
ス・ドレイン領域２９、２９’、Ｐ −型の基板電位制御
層１７及びボディコンタクト領域３１が連続している。
このため、半導体層１３の表面に自己整合的にシリサイ
ドを形成する（サリサイドを形成する）と、上記すべて
の領域がショートしてしまうので、サリサイドを形成す
ることはできない。しかし、ゲート長が０．１μｍ以下
のトランジスタでは、サリサイドを形成しないと、ソー
ス・ドレインの寄生抵抗によりトランジスタの駆動力が
著しく劣化し、回路のスイッチング速度が低下する。
【００１２】一方、図２２に示すトランジスタでは、ソ
ース・ドレイン領域２９、２９’及びボディコンタクト
領域３１を形成するには、ゲート電極２０の第２の部分
２０ｂをイオン注入時のマスクとし、Ｎ型不純物あるい
はＰ型不純物をイオン注入する。この製造方法では、高
濃度のＮ型ソース・ドレイン領域２９、２９’と高濃度
のＰ型ボディコンタクト領域３１とが近接しないよう
に、ゲート電極２０のパターンと自己整合的にソース・
ドレイン領域２９、２９’及びボディコンタクト領域３
１を形成することができる。このため、図２１に示すト
ランジスタよりも距離Ｄ２は０．３μｍ程度と短くする
ことができ、面積や寄生抵抗の増大を極力抑えることが
できる。また、図２２に示すトランジスタは、サリサイ
ドを形成することもできるので、ゲート長が０．１μｍ
以下の場合も、ボディコンタクトを有するトンラジスタ
の形として、現在標準的に用いられている。
【００１３】しかし、ゲート電極２０の第２の部分２０
ｂと基板電位制御層１７とが対向する領域１００に寄生
的なゲート容量が発生する。このため、回路のスイッチ
ング速度が低下するという問題があった。
【００１４】
【発明が解決しようとする課題】本発明は上記課題を解
決するためになされたものであり、その目的とするとこ
ろは、寄生容量を低減することが可能な半導体装置及び
その製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
【００１６】本発明の第１の視点による半導体装置は、
素子領域内に形成された第１導電型の半導体層と、前記
半導体層上にゲート絶縁膜を介して選択的に形成された
第１のゲート電極と、少なくとも前記第１のゲート電極
の一部及び前記半導体層の一部上に形成された第１の絶
縁膜マスクと、前記第１の絶縁膜マスク及び前記第１の
ゲート電極で覆われていない前記素子領域内に前記第１
のゲート電極に隣接して形成され、ソース又はドレイン
として使用される第２導電型の一対の第１の拡散領域と
を具備している。
【００１７】本発明の第２の視点による半導体装置の製
造方法は、素子領域を形成する工程と、前記素子領域内
に第１導電型の半導体層を形成する工程と、前記半導体
層上に第１のゲート電極をゲート絶縁膜を介して選択的
に形成する工程と、少なくとも前記第１のゲート電極の
一部及び前記半導体層の一部上に第１の絶縁膜マスクを
形成する工程と、前記第１の絶縁膜マスクを用いて、前
記第１のゲート電極に隣接する前記素子領域内に、ソー
ス又はドレインとして使用する第２導電型の一対の第１
の拡散領域を形成する工程とを含んでいる。
【００１８】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００１９】なお、以下の説明において、ボディ領域と
は、ソース・ドレイン領域に挟まれたチャネルが形成さ
れる領域を意味する。ボディ延長領域とは、ボディ領域
と隣接し、ソース・ドレイン領域に挟まれていない領域
を意味する。ボディコンタクト領域とは、ボディ延長領
域と隣接し、上部電極と良好なコンタクトをとるための
高濃度の領域を意味する。
【００２０】［第１の実施形態］図１は、本発明の第１
の実施形態に係る半導体装置の平面図を示す。なお、図
１では、ゲート電極の側面に形成されたスペーサやシリ
サイド膜は省略している。
【００２１】図１に示すように、半導体層１３の素子領
域１６内にＰ−型の基板電位制御層１７が形成され、こ
の基板電位制御層１７上にゲート電極２０がゲート絶縁
膜（図示せず）を介して選択的に形成されている。この
ゲート電極２０は、素子分離領域から素子領域１６まで
延長させた直線状のパターンで、ゲート電極２０の端部
が素子領域１６内で終端している。そして、ゲート電極
２０の端部及び基板電位制御層１７上に、ゲート長方向
に素子領域１６を横断して、絶縁膜マスク２７が形成さ
れている。また、ゲート電極２０を挟んだ素子領域１６
内に、Ｎ＋型のソース・ドレイン領域２９、２９’が形
成されている。このソース・ドレイン領域２９、２９’
及びこれらに挟まれたチャネルが形成されるボディ領域
と対向する素子領域１６内には、絶縁膜マスク２７を挟
んでＰ＋型のボディコンタクト領域３１が形成されてい
る。ここで、Ｎ＋型のソース・ドレイン領域２９、２
９’とＰ＋型のボディコンタクト領域３１との距離は、
絶縁膜マスク２７の幅Ｄで自己整合的に決定されてい
る。
【００２２】なお、ソース・ドレイン領域２９、２９’
側の絶縁膜マスク２７の下において、ゲート電極２０を
挟んだ基板電位制御層１７の表面には、後述するＮ−型
のエクステンション領域（図示せず）が形成されてい
る。
【００２３】図２（ａ）、（ｂ）、（ｃ）乃至図７
（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施形態に
係る半導体装置の製造工程の断面図を示す。ここで、各
図（ａ）は図１に示すＡ−Ａ線に沿った半導体装置の断
面図を示し、各図（ｂ）は図１に示すＢ−Ｂ線に沿った
半導体装置の断面図を示し、各図（ｃ）は図１に示すＣ
−Ｃ線に沿った半導体装置の断面図を示す。また、図８
は、第１の実施形態に係る半導体装置の製造工程に用い
るレジストのパターンの平面図を示す。この図８では、
Ｎ型不純物注入領域を開口したレジストパターンと絶縁
膜マスクのレジストパターンとの重なる領域に形成され
たＮ−型のエクステンション領域は省略してある。以
下、本発明の第１の実施形態に係る半導体装置の製造方
法について説明する。
【００２４】まず、図２（ａ）、（ｂ）、（ｃ）に示す
ように、支持基板１１上に形成された埋め込み酸化膜１
２とこの埋め込み酸化膜１２上に形成された半導体層１
３とからなるＳＯＩ（Silicon On Insulator）基板１４
が形成される。次に、半導体層１３内に素子分離絶縁膜
１５が選択的に形成されることにより、パターニングさ
れた島状の素子領域１６が形成される。
【００２５】次に、図３（ａ）、（ｂ）、（ｃ）に示す
ように、トランジスタのしきい値を調整するために、素
子領域１６内に１０１７乃至１０１８ｃｍー３程度の濃
度のＰ型不純物が導入され、Ｐ−型の基板電位制御層１
７が形成される。次に、素子領域１６上にゲート絶縁膜
１８が形成され、このゲート絶縁膜１８上にポリシリコ
ン膜が堆積される。このポリシリコン膜上にレジスト
（図示せず）が形成され、このレジストが図８に示すゲ
ート電極のレジストパターン１９にパターニングされ
る。このパターニングされたレジストをマスクとして、
ポリシリコン膜が選択的に除去され、ゲート電極２０が
形成される。
【００２６】次に、図８に示すＮ型不純物注入領域を開
口したレジストパターン２１をマスクとして、素子領域
１６の表面に低濃度のＮ型の不純物が導入される。その
結果、図４（ａ）、（ｂ）、（ｃ）に示すように、Ｎ−
型のエクステンション領域２２が形成される。
【００２７】次に、図５（ａ）、（ｂ）、（ｃ）に示す
ように、基板全面に例えば２０ｎｍ程度の膜厚の酸化膜
２３が堆積され、この酸化膜２３上に例えば７０ｎｍ程
度の膜厚の窒化膜２４が堆積される。
【００２８】次に、図８に示す絶縁膜マスクのレジスト
パターン２５をマスクとして、異方性エッチングにより
窒化膜２４が選択的に除去される。この際、エッチング
時間は、後述するソース・ドレイン領域２９、２９’上
の窒化膜２４は除去されて、ゲート電極２０の側壁には
窒化膜２４が残存するように調整される。その結果、図
６（ａ）に示すように、ゲート電極２０の側壁に窒化膜
２４からなるスペーサ２６が形成される。このスペーサ
２６が形成されると同時に、図６（ｂ）、（ｃ）に示す
ように、ボディ延長領域には絶縁膜マスク２７が形成さ
れる。
【００２９】次に、図８に示すＮ型不純物注入領域を開
口したレジストパターン２８をマスクとして、素子領域
１６内に高濃度のＮ型不純物がイオン注入される。その
結果、図６（ａ）に示すように、ゲート電極２０を挟ん
で、Ｎ＋型のソース・ドレイン領域２９、２９’が形成
される。
【００３０】次に、図８に示すＰ型不純物注入領域を開
口したレジストパターン３０をマスクとして、素子領域
１６内に高濃度のＰ型不純物がイオン注入される。その
結果、図６（ｃ）に示すように、Ｐ＋型のボディコンタ
クト領域３１が形成される。
【００３１】ここで、ソース・ドレイン領域２９、２
９’及びボディコンタクト領域３１の形成において、Ｎ
型不純物及びＰ型不純物は、酸化膜２３及び窒化膜２４
を突き抜けないような加速エネルギーによってイオン注
入される。したがって、図６（ｂ）に示すように、Ｎ型
不純物及びＰ型不純物は、絶縁膜マスク２７を形成した
領域下の基板電位制御層１７内には注入されない。
【００３２】次に、図７（ａ）、（ｂ）、（ｃ）に示す
ように、ウェットエッチングにより、酸化膜２３、窒化
膜２４及び素子分離絶縁膜１５が除去され、ボディコン
タクト領域３１、ソース・ドレイン領域２９、２９’及
びゲート電極２０の表面が露出される。このボディコン
タクト領域３１、ソース・ドレイン領域２９、２９’及
びゲート電極２０の露出された表面上に、シリサイド膜
６１が形成される。その後は、通常のＭＯＳトランジス
タを形成する製造工程を適用することによって、ＭＯＳ
トランジスタが完成する。
【００３３】なお、シリサイド膜６１は必ずしも形成す
る必要はないが、シリサイド膜６１を形成することによ
り、ボディコンタクト領域３１、ソース・ドレイン領域
２９、２９’及びゲート電極２０の低抵抗化を図れると
いう効果を有する。
【００３４】上記第１の実施形態によれば、ゲート電極
２０のパターンは、ボディ領域からボディ延長領域まで
延長させた直線状のパターンである。このため、従来の
図２２に示すＴ字型のゲート電極２０に比べ、寄生ゲー
ト領域１００の面積は大幅に縮小される。したがって、
寄生的なゲート容量を低減することができるため、回路
のスイッチング速度の低下を防止できる。その結果、信
頼性が高く高性能な回路を実現することができる。
【００３５】また、ソース・ドレイン領域２９、２９’
及びボディコンタクト領域３１の形成において、絶縁膜
マスク２７をイオン注入時のマスクとして用いている。
このため、絶縁膜マスク２７と自己整合的に高濃度のＮ
型ソース・ドレイン領域２９、２９’と高濃度のＰ型ボ
ディコンタクト領域３１とが近接しないように形成でき
る。つまり、Ｎ型ソース・ドレイン領域２９、２９’と
Ｐ型ボディコンタクト領域３１との距離は、絶縁膜マス
ク２７の幅Ｄで自己整合的に決まるため、幅Ｄを０．３
μｍ程度まで小さくすることが可能になる。したがっ
て、従来の図２１に示す構造に比べ、トランジスタの占
有面積を小さくすることができるため、チップの面積が
大きくなり製造コストが増大するという問題を回避でき
る。加えて、寄生抵抗の増大を抑制でき、ボディ領域の
電位の制御が可能になるため、トランジスタの耐圧が劣
化したり回路が誤動作したりするといった基板浮遊効果
に起因する問題も回避できる。
【００３６】さらに、絶縁膜マスク２７は、ソース・ド
レイン領域２９、２９’を形成する際に用いられるスペ
ーサ２６と同じ材料（酸化膜２３と窒化膜２４）を用い
ている。このため、製造コストを増大させることなく、
第１の実施形態に係る半導体装置の形成が可能である。
【００３７】なお、絶縁膜マスク２７は、酸化膜２３と
窒化膜２４との積層構造のマスクであったが、単層構造
のマスクであっても、上記第１の実施形態の効果を得る
ことはできる。
【００３８】［第２の実施形態］第２の実施形態は、第
１の実施形態の素子領域のパターンを変形させることに
より、ＰＮ接合面を縮小した例である。なお、第２の実
施形態において、上記第１の実施形態と同様の構造につ
いては説明を省略し、異なる構造についてのみ説明す
る。
【００３９】図９は、本発明の第２の実施形態に係る半
導体装置の平面図を示す。図９に示すように、第２の実
施形態に係る半導体装置では、ＭＯＳトランジスタのゲ
ート長方向に関し、ボディ領域における素子領域１６’
の幅よりもボディ延長領域における素子領域１６’の幅
が狭くなっている。したがって、絶縁膜マスク２７が形
成される素子領域１６’（基板電位制御層１７）の端と
ゲート電極２０とのゲート長方向における距離Ｘは、ソ
ース・ドレイン領域２９、２９’の端とゲート電極２０
とのゲート長方向における距離、すなわちドレイン領域
２９又はソース領域２９’の主たる長さＹよりも短くな
っている。
【００４０】なお、第２の実施形態に係る半導体装置の
製造方法は、ボディ領域の幅よりもボディ延長領域の幅
が狭くなっているパターンに素子領域１６’を形成する
以外は、第１の実施形態と同様の方法であるため、説明
は省略する。
【００４１】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
【００４２】さらに、第１の実施形態と比べて、ドレイ
ン領域２９又はソース領域２９’のＮ＋型拡散領域と基
板電位制御層１７のＰ−型拡散領域との接触面４０が小
さくなる。つまり、寄生的なＰＮ接合の長さが短くなる
ため、寄生容量が小さくなり、回路の高速動作が可能に
なる。また、リーク電流も少なくなり、回路の低消費電
力化が可能になる。
【００４３】［第３の実施形態］第３の実施形態は、ボ
ディコンタクト領域を挟んで、ゲート電極及びソース・
ドレイン領域を形成し、１対のゲート電極及び１対のド
レイン領域（又はソース領域）をそれぞれ接続して１つ
のトランジスタとして動作させた例である。なお、第３
の実施形態において、上記第１の実施形態と同様の構造
については説明を省略し、異なる構造についてのみ説明
する。
【００４４】図１０は、本発明の第３の実施形態に係る
半導体装置の平面図を示す。図１０に示すように、第３
の実施形態に係る半導体装置では、絶縁膜マスク２７
ａ、２７ｂ、ゲート電極２０ａ、２０ｂ及びソース・ド
レイン領域２９ａ、２９ａ’、２９ｂ、２９ｂ’が、Ｐ
＋型のボディコンタクト領域３１を挟んで線対称にそれ
ぞれ形成されている。そして、線対称に形成されたゲー
ト電極２０ａとゲート電極２０ｂ、ソース領域２９ａと
ソース領域２９ｂ又はドレイン領域２９ｂとドレイン領
域２９ｂ’がそれぞれ配線（図示せず）で接続され、１
つのトランジスタを構成している。
【００４５】また、第３の実施形態に係る半導体装置を
製造するにあたり、図１１に示す第１、第２のＮ型不純
物注入領域を開口したレジストパターン２８’をマスク
として、素子領域１６内に高濃度のＮ型不純物がイオン
注入され、ボディ領域にソース・ドレイン領域２９ａ、
２９ａ’、２９ｂ、２９ｂ’が形成される。また、図１
１に示すＰ型不純物注入領域を開口したレジストパター
ン３０をマスクとして、素子領域１６内に高濃度のＰ型
不純物がイオン注入され、Ｐ＋型のボディコンタクト領
域３１が形成される。なお、第３の実施形態に係る半導
体装置の製造方法は、第１の実施形態とほぼ同じである
ため説明は省略する。
【００４６】上記第３の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
【００４７】さらに、上記第１、第２の実施形態では、
素子領域１６のパターンと絶縁膜マスク２７のパターン
との合わせずれにより、ゲート幅Ｗ（図１、図９参照）
がばらつくおそれがある。これに対し、第３の実施形態
では、各ゲート電極２０ａ、２０ｂのゲート幅Ｗ１、Ｗ
２を図１に示すゲート幅Ｗの１／２にして、２つのゲー
ト電極２０ａ、２０ｂを線対称となるように設けてい
る。これにより、一方の絶縁膜マスク２７ａに合わせず
れが生じて一方のゲート幅Ｗ１が短くなった場合でも、
同時に他方の絶縁膜マスク２７ｂにも合わせずれが生じ
て他方のゲート幅Ｗ２が長くなるため、結果的に２つの
ゲート幅を合わせた幅Ｗ（＝Ｗ１＋Ｗ２）のばらつきを
抑えることができる。したがって、トランジスタの電流
駆動力のばらつきを抑制できる。
【００４８】なお、第３の実施形態では、第１の実施形
態に係る素子領域１６のパターンを用いたが、第２の実
施形態に係る素子領域１６’のパターンを用いてもよ
い。この場合、上記第３の実施形態の効果が得られるだ
けでなく、第２の実施形態の効果も得ることができる。
【００４９】［第４の実施形態］第４の実施形態は、ボ
ディコンタクト領域とソース領域とを同電位に設定する
場合に有効な構造であり、また絶縁膜マスクが素子領域
の端部に存在する例である。なお、第４の実施形態にお
いて、上記第１の実施形態と同様の構造については説明
を省略し、異なる構造についてのみ説明する。
【００５０】図１２は、本発明の第４の実施形態に係る
半導体装置の平面図を示す。図１３（ａ）は、図１２の
XIIIＡ−XIIIＡ線に沿った半導体装置の断面図を示し、
図１３（ｂ）は、図１２のXIIIＢ−XIIIＢ線に沿った半
導体装置の断面図を示し、図１３（ｃ）は、図１２のXI
IIＣ−XIIIＣ線に沿った半導体装置の断面図を示す。
【００５１】図１２、図１３（ａ）、（ｂ）、（ｃ）に
示すように、第４の実施形態に係る半導体装置では、ゲ
ート電極２０は、素子領域１６を横断して形成され、こ
の素子領域１６上において直線状のパターンとなってい
る。そして、素子領域１６の端部において、ゲート電極
２０の一部及び基板電位制御層１７上に、ゲート長方向
にゲート電極２０を跨いで、絶縁膜マスク２７が形成さ
れている。また、ゲート電極２０を挟んで素子領域１６
の表面にＮ＋型のソース・ドレイン領域２９、２９’が
形成されている。ソース領域２９側の絶縁膜マスク２７
の一部の周辺には、ソース領域２９に接するＰ＋型のボ
ディコンタクト領域３１が形成され、このボディコンタ
クト領域３１はゲート電極２０とは所定間隔離間してい
る。また、絶縁膜マスク２７の下には、基板電位制御層
１７と、この基板電位制御層１７の表面に形成されたエ
クステンション領域２２とが存在している。また、ボデ
ィコンタクト領域３１、ソース・ドレイン領域２９、２
９’及びゲート電極２０上にはシリサイド膜６１が形成
され、このシリサイド膜６１でボディコンタクト領域３
１とソース領域２９とが接続されている。
【００５２】なお、ボディコンタクト領域３１とソース
領域２９とは半導体層１３内で接続されているため、ボ
ディコンタクト領域３１及びソース領域２９上にシリサ
イド膜６１を必ずしも形成する必要はない。但し、シリ
サイド膜６１を設けた方が、ボディコンタクト領域３１
及びソース領域２９をより安定的に同電位に保つことが
できる。
【００５３】また、シリサイド膜６１を形成する場合、
シリサイド膜６１はボディコンタクト領域３１及びソー
ス領域２９の境界部分に形成されていればよく、ドレイ
ン領域２９’やゲート電極２０上に必ずしも形成する必
要はない。但し、ドレイン領域２９’やゲート電極２０
上にもシリサイド膜６１を形成した場合、トランジスタ
の低抵抗化を図ることができる。
【００５４】また、ボディコンタクト領域３１とソース
領域２９とは、シリサイド膜６１を用いて接続すること
に限定されない。例えば、図１４に示すように、ボディ
コンタクト領域３１及びソース領域２９の境界部分にコ
ンタクト６２を形成し、このコンタクト６２を用いてボ
ディコンタクト領域３１とソース領域２９とを接続して
もよい。
【００５５】また、絶縁膜マスク２７は、ソース領域２
９側からドレイン領域２９’側に至るまで、ゲート電極
２０を跨いで形成される必要はない。例えば、パターニ
ング時の合わせずれを考慮すると、絶縁膜マスク２７
は、ソース領域２９上からゲート電極２０の一部を覆う
程度に形成することが望ましい。なお、絶縁膜マスク２
７は、ゲート長方向に素子領域１６を横断するように形
成することも可能である。
【００５６】また、絶縁膜マスク２７は、第１の実施形
態のように、酸化膜と窒化膜との積層膜により形成され
ていてもよく、単層膜及び積層膜のどちらでもよい。
【００５７】上記第４の実施形態によれば、第１の実施
形態と同様に、寄生ゲート領域１００の面積は大幅に縮
小される。したがって、寄生ゲート容量を低減すること
ができるため、回路のスイッチング速度の低下を防止で
きる。その結果、信頼性が高く高性能な回路を実現する
ことができる。
【００５８】さらに、ソースとなる拡散領域が定まって
いるトランジスタ（例えばＣＭＯＳインバータ）に第４
の実施形態の構造を適用すると、ボディコンタクト領域
３１とソース領域２９とが接しているため、ボディコン
タクト領域３１とソース領域２９とを同電位に保つこと
ができる。このため、パスゲートリーク電流の発生、ヒ
ストリー効果の発生及び耐圧の劣化といった基板浮遊効
果に起因する問題の発生を防止することができる。した
がって、回路が誤動作したり、あるいは誤動作を回避す
るために回路の速度を犠牲にしたりすることを抑制でき
る。
【００５９】ここで、パスゲートリーク電流とは、ＮＭ
ＯＳトランジスタのみからなるパスゲート回路がオフし
ている（ゲートが接地電位となっている）にもかかわら
ず、入力（ソース）が電源電圧から接地電位に変化した
際にソース・ドレイン間に電流が流れてしまうことをい
う。また、ヒストリー効果とは、インバータ回路のスイ
ッチング速度が入力パルスの周波数に依存してしまうこ
とをいう。
【００６０】［第５の実施形態］第５の実施形態は、第
４の実施形態の変形例である。つまり、第４の実施形態
における絶縁膜マスクの位置を変更した、ボディコンタ
クト領域とソース領域とを同電位に設定する場合に有効
な構造である。なお、第５の実施形態において、上記第
１及び第４の実施形態と同様の構造については説明を省
略し、異なる構造についてのみ説明する。
【００６１】図１５は、本発明の第５の実施形態に係る
半導体装置の平面図を示す。図１６（ａ）は、図１５の
XVIＡ−XVIＡ線に沿った半導体装置の断面図を示し、図
１６（ｂ）は、図１５のXVIＢ−XVIＢ線に沿った半導体
装置の断面図を示し、図１６（ｃ）は、図１５のXVIＣ
−XVIＣ線に沿った半導体装置の断面図を示す。
【００６２】図１５、図１６（ａ）、（ｂ）、（ｃ）に
示すように、第５の実施形態に係る半導体装置では、素
子領域１６の中央部に絶縁膜マスク２７が配置され、こ
の絶縁膜マスク２７でゲート電極２０の一部を覆ってい
る。また、ソース領域２９側の絶縁膜マスク２７の一部
の周辺には、ソース領域２９に接するＰ＋型のボディコ
ンタクト領域３１が形成されている。また、ボディコン
タクト領域３１、ソース・ドレイン領域２９、２９’及
びゲート電極２０上にはシリサイド膜６１が形成され、
このシリサイド膜６１でソース領域２９とボディコンタ
クト領域３１とが接続されている。
【００６３】なお、絶縁膜マスク２７を素子領域１６の
中央部に配置すると、この絶縁膜マスク２７によって、
素子領域２７を横断するゲート電極２０上にシリサイド
膜６１が形成されない領域が存在する。このため、ゲー
ト抵抗の低減を図るためには、ゲート電極２０の両端部
にコンタクト６３を設けることが望ましい。
【００６４】上記第５の実施形態によれば、第１の実施
形態と同様に、寄生ゲート領域１００の面積は大幅に縮
小される。したがって、寄生ゲート容量を低減すること
ができるため、回路のスイッチング速度の低下を防止で
きる。その結果、信頼性が高く高性能な回路を実現する
ことができる。
【００６５】また、第４の実施形態と同様に、ボディコ
ンタクト領域３１とソース領域２９とを同電位に保つこ
とができる。このため、パスゲートリーク電流の発生、
ヒストリー効果の発生及び耐圧の劣化といった基板浮遊
効果に起因する問題の発生を防止することができる。
【００６６】さらに、第５の実施形態では、絶縁膜マス
ク２７と素子領域１６とのパターンの合わせずれが生じ
た場合、第１のゲート幅Ｗ３が短くなると第２のゲート
幅Ｗ４が長くなり、第１のゲート幅Ｗ３が長くなると第
２のゲート幅Ｗ４が短くなる。したがって、合わせずれ
が生じても、第１のゲート幅Ｗ３と第２のゲート幅Ｗ４
とを合わせたゲート幅は変化しないため、トランジスタ
の駆動力のばらつきを低減することができる。
【００６７】［第６の実施形態］第６の実施形態は、Ｐ
Ｎ接合付近に格子欠陥を形成した例である。なお、第６
の実施形態において、上記第１の実施形態と同様の構造
については説明を省略し、異なる構造についてのみ説明
する。
【００６８】図１７は、本発明の第６の実施形態に係る
半導体装置の平面図を示す。図１８（ａ）は、図１７の
XVIIIＡ−XVIIIＡ線に沿った半導体装置の断面図を示
し、図１８（ｂ）は、図１７のXVIIIＢ−XVIIIＢ線に沿
った半導体装置の断面図を示し、図１８（ｃ）は、図１
７のXVIIIＣ−XVIIIＣ線に沿った半導体装置の断面図を
示す。
【００６９】図１７、図１８（ａ）、（ｂ）、（ｃ）に
示すように、第６の実施形態に係る半導体装置では、ソ
ース領域２９側の素子領域１６内に、ゲート電極２０と
所定間隔離間して、格子欠陥領域７１が形成されてい
る。この格子欠陥領域７１は、絶縁膜マスク２７の下に
形成されたエクステンション領域２２及び基板電位制御
層１７間からソース領域２９内に至るまで、延在してい
る。つまり、格子欠陥領域７１は、Ｎ−型のエクステン
ション領域２２とＰ−型の基板電位制御層１７との間に
形成されるＰＮ接合の付近と、Ｐ−型の基板電位制御層
１７とＮ＋型のソース領域２９との間に形成されるＰＮ
接合の付近とに設けられている。
【００７０】なお、格子欠陥領域７１は、少なくとも基
板電位制御層１７とソース領域２９との間に形成される
ＰＮ接合の付近に存在していればよい。また、格子欠陥
領域７１は、エクステンション領域２２の下面より深い
位置に形成してあればよく、エクステンション領域２２
に接する程度の浅い位置に形成してもよいし、埋め込み
酸化膜１２に接する程度の深い位置に形成してもよい。
【００７１】図１９は、第６の実施形態に係る半導体装
置の製造工程に用いるレジストのパターンの平面図を示
す。第６の実施形態に係る半導体装置の製造方法におい
て、第１の実施形態と異なる点は、ボディコンタクト領
域３１を形成せずに、格子欠陥領域７１を形成する点で
ある。この格子欠陥領域７１は、例えば、次のように形
成される。
【００７２】まず、格子欠陥領域７１を開口した図１９
に示すレジストパターン７２が形成される。このレジス
トパターン７２は、合わせずれが生じてもドレイン領域
２９’側まで開口しないように形成する。そして、この
レジストパターン７２をマスクとして、例えば、１×１
０１４ｃｍ−２のドーズ量でアルゴンをイオン注入す
る。その後、熱処理を行うことにより、アルゴンをイオ
ン注入した領域７１は再結晶化するが、格子欠陥が他の
領域よりも高濃度に存在する。このようにして、格子欠
陥領域７１が形成される。
【００７３】なお、格子欠陥領域７１は、半導体層１３
内に結晶欠陥が生じれば形成できるため、イオン注入に
よって形成する方法に限定されず、例えば電子線やガン
マ線を半導体層１３に照射することによって形成するこ
とも可能である。
【００７４】また、格子欠陥領域７１の形成時期には特
に限定はない。例えば、格子欠陥領域７１は、Ｐ−型の
基板電位制御層１７を形成した後に形成してもよいし、
絶縁膜マスク７２を形成した後に形成してもよい。
【００７５】また、イオン注入する不純物としてはアル
ゴンを用いることに限定されず、例えば、ゲルマニウ
ム、シリコンなどを用いてもよい。
【００７６】上記第６の実施形態によれば、第１の実施
形態と同様に、寄生ゲート領域１００の面積は大幅に縮
小されるため、寄生ゲート容量を低減することができ
る。
【００７７】さらに、第６の実施形態では、ソース領域
２９に形成された格子欠陥が再結合中心として作用し、
ソース・ボディ間のＰＮ接合の再結合電流が増大する。
このため、トランジスタがオフしている時のボディ・ソ
ース間の電位差が小さくなり、リーク電流の発生が低減
する。これにより、回路の誤動作を防止し、回路の消費
電力を低減することができる。
【００７８】ところで、再結合中心を形成する技術は古
くから提案されている。例えば、特開平５−５２６７２
号には、ＳＯＩ層中に白金をイオン注入し、半導体層の
バンドギャップの中間に近いエネルギーレベルの捕獲中
心を形成した構造が提案されている。しかし、捕獲中心
を素子領域の全体に形成すると、ドレイン領域とボディ
領域との間のＰＮ接合における逆方向の接合リーク電流
も増大する。これは、順方向の再結合電流を増大させて
リーク電流を低減するという効果を相殺してしまい、場
合によっては、リーク電流を増大させてしまう。
【００７９】また、この問題を防止するために、例え
ば、特開昭６１−４３４７５号には、ソース領域とボデ
ィ領域との間のＰＮ接合にのみ捕獲中心を形成する構造
が提案されている。しかし、１００ｎｍ以下のゲート長
では、レジストパターンの合わせずれの方が大きい。こ
のため、ソース側のみを開口したイオン注入用のレジス
トパターンを形成することは、非常に困難である。
【００８０】そこで、第６の実施形態では、上述した問
題を回避するために、１００ｎｍ以下のゲート長を有す
るトランジスタにおいても、絶縁膜マスク２７によって
ボディ延長領域を形成し、ソース領域２９とボディ延長
領域との間のＰＮ接合に再結合中心として作用する格子
欠陥領域７１を形成する。そして、再結合中心の濃度を
調整し、再結合電流の大きさを調整することにより、ト
ランジスタがオフしている時のボディ・ソース間の電位
差を小さくすることができる。また、ドレイン領域２
９’側には格子欠陥領域７１を形成しないため、ドレイ
ン領域２９’とボディ領域との間の逆方向のリーク電流
は増大しない。
【００８１】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。例えば、
上記各実施形態ではＳＯＩ基板を用いた半導体装置につ
いて説明したが、図２０に示すように、通常のバルク基
板８１を用いることも可能である。また、上記各実施形
態ではＮＭＯＳトランジスタを例にあげて説明したが、
Ｎ型とＰ型の導電型を適宜入れ替えることにより、上記
各実施形態をＰＭＯＳトランジスタに適用することも可
能である。
【００８２】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられて
いる効果が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。
【００８３】
【発明の効果】以上説明したように本発明によれば、寄
生容量を低減することが可能な半導体装置及びその製造
方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を
示す平面図。
【図２】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
【図８】本発明の第１の実施形態に用いるレジストマス
クのパターンを示す平面図。
【図９】本発明の第２の実施形態に係わる半導体装置を
示す平面図。
【図１０】本発明の第３の実施形態に係わる半導体装置
を示す平面図。
【図１１】本発明の第３の実施形態に用いるレジストマ
スクのパターンを示す平面図。
【図１２】本発明の第４の実施形態に係わる半導体装置
を示す平面図。
【図１３】図１３（ａ）は、図１２のXIIIＡ−XIIIＡ線
に沿った半導体装置の断面図、図１３（ｂ）は、図１２
のXIIIＢ−XIIIＢ線に沿った半導体装置の断面図、図１
３（ｃ）は、図１２のXIIIＣ−XIIIＣ線に沿った半導体
装置の断面図。
【図１４】本発明の第４の実施形態に係わる他の半導体
装置を示す平面図。
【図１５】本発明の第５の実施形態に係わる半導体装置
を示す平面図。
【図１６】図１６（ａ）は、図１５のXVIＡ−XVIＡ線に
沿った半導体装置の断面図、図１６（ｂ）は、図１５の
XVIＢ−XVIＢ線に沿った半導体装置の断面図、図１６
（ｃ）は、図１５のXVIＣ−XVIＣ線に沿った半導体装置
の断面図。
【図１７】本発明の第６の実施形態に係わる半導体装置
を示す平面図。
【図１８】図１８（ａ）は、図１７のXVIIIＡ−XVIIIＡ
線に沿った半導体装置の断面図、図１８（ｂ）は、図１
７のXVIIIＢ−XVIIIＢ線に沿った半導体装置の断面図、
図１８（ｃ）は、図１７のXVIIIＣ−XVIIIＣ線に沿った
半導体装置の断面図。
【図１９】本発明の第６の実施形態に用いるレジストマ
スクのパターンを示す平面図。
【図２０】本発明の各実施形態に係わり、バルク基板を
用いた場合の半導体装置の断面図。
【図２１】従来技術による半導体装置を示す平面図。
【図２２】従来技術による半導体装置を示す平面図。
【図２３】図２１、図２２に示すXXIII−XXIII線に沿っ
た半導体装置の断面図。
【符号の説明】
１１…支持基板、 １２…埋め込み酸化膜、 １３…半導体層、 １４…ＳＯＩ基板、 １５…素子分離絶縁膜、 １６、１６’…素子領域、 １７…Ｐ−型の基板電位制御層、 １８…ゲート絶縁膜、 １９…ゲート電極のレジストパターン、 ２０、２０ａ、２０ｂ…ゲート電極、 ２１、２８、２８’…Ｎ型不純物注入領域を開口したレ
ジストパターン、 ２２…Ｎ−型のエクステンション領域、 ２３…酸化膜、 ２４…窒化膜、 ２５…絶縁膜マスクのレジストパターン、 ２６…スペーサ、 ２７、２７ａ、２７ｂ…絶縁膜マスク、 ２９、２９ａ、２９ｂ…Ｎ＋型のソース・ドレイン領
域、 ３０…Ｐ型不純物注入領域を開口したレジストパター
ン、 ３１…Ｐ＋型のボディコンタクト領域、 ４０…Ｎ型拡散領域とＰ型拡散領域との接触面（ＰＮ接
合面）、 ６１…シリサイド膜、 ６２、６３…コンタクト、 ７１…格子欠陥領域、 ７２…格子欠陥領域のレジストパターン、 ８１…バルク基板、 １００…寄生ゲート領域。
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Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 素子領域内に形成された第１導電型の半
    導体層と、 前記半導体層上にゲート絶縁膜を介して選択的に形成さ
    れた第１のゲート電極と、 少なくとも前記第１のゲート電極の一部及び前記半導体
    層の一部上に形成された第１の絶縁膜マスクと、 前記第１の絶縁膜マスク及び前記第１のゲート電極で覆
    われていない前記素子領域内に前記第１のゲート電極に
    隣接して形成され、ソース又はドレインとして使用され
    る第２導電型の一対の第１の拡散領域とを具備すること
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１のゲート電極は、前記素子領域
    内に端部を有しており、 前記第１の絶縁膜マスクは、前記第１のゲート電極のゲ
    ート長方向に前記素子領域を横断して前記第１のゲート
    電極の前記端部及び前記半導体層上に形成されているこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１の絶縁膜マスクに隣接し、前記
    第１の拡散領域と反対側に形成され、前記半導体層より
    高濃度の第１導電型の第２の拡散領域とをさらに具備す
    ることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記第１のゲート電極は、第１の方向に
    配置され、第１の部分と第２の部分とを有し、 前記第１の部分は前記第１の絶縁膜マスクの下に位置
    し、 前記第１の部分の端と前記半導体層の端との前記第１の
    方向と垂直な第２の方向における距離は、前記第２の部
    分の端と前記第１の拡散領域の端との前記第２の方向に
    おける距離より短いことを特徴とする請求項２又は３記
    載の半導体装置。
  5. 【請求項５】 前記第２の拡散領域を軸として、前記第
    １のゲート電極、前記第１の絶縁膜マスク及び前記第１
    の拡散領域と線対称に、第２のゲート電極、第２の絶縁
    膜マスク及び第３の拡散領域がそれぞれ一対形成され、 前記第１のゲート電極と前記第２のゲート電極、前記第
    １の拡散領域と前記第３の拡散領域はそれぞれ接続され
    ていることを特徴とする請求項３記載の半導体装置。
  6. 【請求項６】 前記第１の拡散領域と前記第２の拡散領
    域とは所定間隔離間され、 前記所定間隔は、前記第１の絶縁膜マスクの幅であるこ
    とを特徴とする請求項３記載の半導体装置。
  7. 【請求項７】 前記第１のゲート電極は、前記素子領域
    を横断して形成されており、 前記第１の絶縁膜マスクは、前記一対の第１の拡散領域
    の一方側の前記半導体層上から少なくとも前記第１のゲ
    ート電極の一部上に至るまで形成されていることを特徴
    とする請求項１記載の半導体装置。
  8. 【請求項８】 前記第１の絶縁膜マスクの周辺の前記素
    子領域内に、前記一対の第１の拡散領域の一方と隣接し
    て形成された前記半導体層より高濃度の第１導電型の第
    ２の拡散領域とをさらに具備することを特徴とする請求
    項７記載の半導体装置。
  9. 【請求項９】 前記第１の絶縁膜マスクは、前記素子領
    域の端部に形成されていることを特徴とする請求項８記
    載の半導体装置。
  10. 【請求項１０】 前記第１の絶縁膜マスクは、前記素子
    領域の中央部に形成されていることを特徴とする請求項
    ８記載の半導体装置。
  11. 【請求項１１】 少なくとも前記一対の第１の拡散領域
    の一方と前記第２の拡散領域との境界面上に形成された
    シリサイド膜とをさらに具備することを特徴とする請求
    項８記載の半導体装置。
  12. 【請求項１２】 前記一対の第１の拡散領域の一方と前
    記第２の拡散領域との境界面上に形成されたコンタクト
    とをさらに具備することを特徴とする請求項８記載の半
    導体装置。
  13. 【請求項１３】 前記一対の第１の拡散領域の一方と前
    記第２の拡散領域とが同電位であることを特徴とする請
    求項８記載の半導体装置。
  14. 【請求項１４】 前記第１の絶縁膜マスク下の前記半導
    体層と前記一対の第１の拡散領域の一方との境界付近に
    形成された格子欠陥領域とをさらに具備することを特徴
    とする請求項７記載の半導体装置。
  15. 【請求項１５】 前記第１の絶縁膜マスク下の前記素子
    領域の表面に形成され、前記第１の拡散領域よりも低濃
    度の第２導電型の第４の拡散領域とをさらに具備するこ
    とを特徴とする請求項１４記載の半導体装置。
  16. 【請求項１６】 前記格子欠陥領域は、前記半導体層と
    前記第４の拡散領域との境界付近にも形成されているこ
    とを特徴とする請求項１５記載の半導体装置。
  17. 【請求項１７】 前記第１のゲート電極は、前記半導体
    層上で実質的に直線状であることを特徴とする請求項
    １、２、７のいずれか１項に記載の半導体装置。
  18. 【請求項１８】 前記第１の絶縁膜マスクは、前記第１
    のゲート電極の側壁に形成されたスペーサと同じ材料で
    あることを特徴とする請求項１、２、７のいずれか１項
    に記載の半導体装置。
  19. 【請求項１９】 前記半導体層の下に絶縁膜が形成され
    ていることを特徴とする請求項１、２、７のいずれか１
    項に記載の半導体装置。
  20. 【請求項２０】 素子領域を形成する工程と、 前記素子領域内に第１導電型の半導体層を形成する工程
    と、 前記半導体層上に第１のゲート電極をゲート絶縁膜を介
    して選択的に形成する工程と、 少なくとも前記第１のゲート電極の一部及び前記半導体
    層の一部上に第１の絶縁膜マスクを形成する工程と、 前記第１の絶縁膜マスクを用いて、前記第１のゲート電
    極に隣接する前記素子領域内に、ソース又はドレインと
    して使用する第２導電型の一対の第１の拡散領域を形成
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  21. 【請求項２１】 前記第１のゲート電極は、前記素子領
    域内に端部を有して形成し、 前記第１の絶縁膜マスクは、前記第１のゲート電極のゲ
    ート長方向に前記素子領域を横断して前記第１のゲート
    電極の前記端部及び前記半導体層上に形成することを特
    徴とする請求項２０記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第１の絶縁膜マスクを用いて、前
    記第１の絶縁膜マスクに隣接し、前記第１の拡散領域と
    反対側の前記素子領域内に、前記半導体層より高濃度の
    第１導電型の第２の拡散領域を形成する工程とをさらに
    含むことを特徴とする請求項２１記載の半導体装置の製
    造方法。
  23. 【請求項２３】 前記第１のゲート電極は、第１の方向
    に配置され、第１の部分と第２の部分とを有し、 前記第１の部分は前記第１の絶縁膜マスクの下に位置
    し、 前記第１の部分の端と前記半導体層の端との前記第１の
    方向と垂直な第２の方向における距離は、前記第２の部
    分の端と前記第１の拡散領域の端との前記第２の方向に
    おける距離より短くすることを特徴とする請求項２１又
    は２２記載の半導体装置の製造方法。
  24. 【請求項２４】 前記第２の拡散領域を軸として、前記
    第１のゲート電極、前記第１の絶縁膜マスク及び前記第
    １の拡散領域と線対称に、第２のゲート電極、第２の絶
    縁膜マスク及び第３の拡散領域をそれぞれ一対形成し、 前記第１のゲート電極と前記第２のゲート電極、前記第
    １の拡散領域と前記第３の拡散領域をそれぞれ接続する
    ことを特徴とする請求項２２記載の半導体装置の製造方
    法。
  25. 【請求項２５】 前記第１のゲート電極は、前記素子領
    域を横断して形成し、 前記第１の絶縁膜マスクは、前記一対の第１の拡散領域
    の一方側の前記半導体層上から少なくとも前記第１のゲ
    ート電極の一部上に至るまで形成することを特徴とする
    請求項２０記載の半導体装置の製造方法。
  26. 【請求項２６】 前記第１の絶縁膜マスクの周辺の前記
    素子領域内に、前記一対の第１の拡散領域の一方と隣接
    して前記半導体層より高濃度の第１導電型の第２の拡散
    領域を形成する工程とをさらに含むことを特徴とする請
    求項２５記載の半導体装置の製造方法。
  27. 【請求項２７】 前記第１の絶縁膜マスク下の前記半導
    体層と前記一対の第１の拡散領域の一方との境界付近に
    格子欠陥領域を形成する工程とをさらに含むことを特徴
    とする請求項２５記載の半導体装置の製造方法。
  28. 【請求項２８】 前記第１の絶縁膜マスクを形成すると
    ともに、前記第１のゲート電極の側壁にスペーサを形成
    することを特徴とする請求項２０、２１、２５のいずれ
    か１項に記載の半導体装置の製造方法。
  29. 【請求項２９】 前記半導体層は、絶縁膜上に形成する
    ことを特徴とする請求項２０、２１、２５のいずれか１
    項に記載の半導体装置の製造方法。
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CN01145774A CN1366350A (zh) 2000-12-26 2001-12-26 半导体器件及其制造方法
US10/025,761 US6919606B2 (en) 2000-12-26 2001-12-26 Semiconductor device comprising an insulating mask formed on parts of a gate electrode and semiconductor layer crossing an active region
KR10-2001-0085023A KR100423691B1 (ko) 2000-12-26 2001-12-26 반도체 장치 및 그 제조 방법

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112818B2 (en) 2001-01-29 2006-09-26 Seiko Epson Corporation Semiconductor film transistor
JP2007514316A (ja) * 2003-12-12 2007-05-31 フリースケール セミコンダクター インコーポレイテッド Ｓｏｉボディコンタクトトランジスタを製造する方法及び装置
JP2007141916A (ja) * 2005-11-15 2007-06-07 Renesas Technology Corp 半導体装置
JP2009076485A (ja) * 2007-09-18 2009-04-09 Sharp Corp 半導体素子及びこの半導体素子を用いた装置
JP2009076487A (ja) * 2007-09-18 2009-04-09 Sharp Corp 半導体素子及びこの半導体素子を用いた装置
JP2009141134A (ja) * 2007-12-06 2009-06-25 Sharp Corp 半導体記憶装置及びその製造方法と半導体記憶装置の動作方法
JP2009535844A (ja) * 2006-05-02 2009-10-01 ハネウェル・インターナショナル・インコーポレーテッド ボディ・タイを形成する方法
JP2010004006A (ja) * 2008-06-18 2010-01-07 Internatl Business Mach Corp <Ibm> 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法及び構造体
JP2010153860A (ja) * 2008-12-23 2010-07-08 Internatl Business Mach Corp <Ibm> 半導体構造体および半導体構造体を形成する方法
JP2011518434A (ja) * 2008-04-29 2011-06-23 シャープ株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
US8975952B2 (en) 2012-11-13 2015-03-10 Honeywell International Inc. CMOS logic circuit using passive internal body tie bias

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140811A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
JP4044446B2 (ja) * 2002-02-19 2008-02-06 セイコーインスツル株式会社 半導体装置およびその製造方法
US6812105B1 (en) * 2003-07-16 2004-11-02 International Business Machines Corporation Ultra-thin channel device with raised source and drain and solid source extension doping
US7135724B2 (en) 2004-09-29 2006-11-14 International Business Machines Corporation Structure and method for making strained channel field effect transistor using sacrificial spacer
JP4971593B2 (ja) * 2005-01-11 2012-07-11 ラピスセミコンダクタ株式会社 半導体装置の製造方法
DE102005028905A1 (de) * 2005-06-22 2006-12-28 Infineon Technologies Ag Transistorbauelement
US20080062088A1 (en) * 2006-09-13 2008-03-13 Tpo Displays Corp. Pixel driving circuit and OLED display apparatus and electrionic device using the same
EP1903551A1 (en) * 2006-09-25 2008-03-26 TPO Displays Corp. Pixel driving circuit and oled display apparatus and electronic device using the same
US8587062B2 (en) * 2007-03-26 2013-11-19 International Business Machines Corporation Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts
US9780117B2 (en) * 2014-10-22 2017-10-03 Qualcomm Incorporated Semiconductor structure with active device and damaged region
US10944008B2 (en) * 2015-12-08 2021-03-09 Skyworks Solutions, Inc. Low noise amplifier transistors with decreased noise figure and leakage in silicon-on-insulator technology
US9978849B2 (en) * 2015-12-29 2018-05-22 Globalfoundries Inc. SOI-MOSFET gate insulation layer with different thickness
US10181478B2 (en) * 2017-01-06 2019-01-15 Qorvo Us, Inc. Radio frequency switch having field effect transistor cells
US10277222B1 (en) 2018-02-28 2019-04-30 Qorvo Us, Inc. Radio frequency switch
US10263616B1 (en) 2018-03-29 2019-04-16 Qorvo Us, Inc. Radio frequency switch
US10659031B2 (en) 2018-07-30 2020-05-19 Qorvo Us, Inc. Radio frequency switch
US10707352B2 (en) * 2018-10-02 2020-07-07 Qualcomm Incorporated Transistor with lightly doped drain (LDD) compensation implant
CN109712984B (zh) * 2018-12-29 2020-10-09 上海华力微电子有限公司 Nor flash器件结构及其制造方法
CN113644135B (zh) * 2020-05-11 2023-08-15 联华电子股份有限公司 场效晶体管及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6143475A (ja) 1984-08-08 1986-03-03 Agency Of Ind Science & Technol Ｍｏｓ型半導体装置
JPS6276675A (ja) 1985-09-30 1987-04-08 Hitachi Ltd 半導体装置
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
SE461490B (sv) * 1987-08-24 1990-02-19 Asea Ab Mos-transistor utbildad paa ett isolerande underlag
JPH02214165A (ja) * 1989-02-14 1990-08-27 Toshiba Corp 半導体装置
JPH0521795A (ja) * 1991-07-10 1993-01-29 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH0552672A (ja) 1991-08-29 1993-03-02 Nec Ic Microcomput Syst Ltd 熱変化検出装置
JP3474589B2 (ja) * 1992-04-17 2003-12-08 株式会社デンソー 相補型ｍｉｓトランジスタ装置
JPH06268215A (ja) 1993-03-10 1994-09-22 Hitachi Ltd Ｍｉｓ型半導体装置
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
JPH08125187A (ja) * 1994-10-24 1996-05-17 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ構造ｍｏｓ型半導体装置およびその製造方法
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5821575A (en) * 1996-05-20 1998-10-13 Digital Equipment Corporation Compact self-aligned body contact silicon-on-insulator transistor
JP3144330B2 (ja) 1996-12-26 2001-03-12 日本電気株式会社 半導体装置
JP2894311B2 (ja) 1997-01-20 1999-05-24 日本電気株式会社 半導体装置の製造方法及びその方法により製造された半導体装置
CN1188982A (zh) 1997-01-20 1998-07-29 日本电气株式会社 半导体器件及其制造方法
JP3491805B2 (ja) * 1997-08-05 2004-01-26 株式会社東芝 半導体装置の製造方法
JP3447927B2 (ja) * 1997-09-19 2003-09-16 株式会社東芝 半導体装置およびその製造方法
US6677645B2 (en) * 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112818B2 (en) 2001-01-29 2006-09-26 Seiko Epson Corporation Semiconductor film transistor
JP2007514316A (ja) * 2003-12-12 2007-05-31 フリースケール セミコンダクター インコーポレイテッド Ｓｏｉボディコンタクトトランジスタを製造する方法及び装置
JP2007141916A (ja) * 2005-11-15 2007-06-07 Renesas Technology Corp 半導体装置
JP2009535844A (ja) * 2006-05-02 2009-10-01 ハネウェル・インターナショナル・インコーポレーテッド ボディ・タイを形成する方法
JP4521433B2 (ja) * 2007-09-18 2010-08-11 シャープ株式会社 半導体素子及びこの半導体素子を用いた装置
JP2009076485A (ja) * 2007-09-18 2009-04-09 Sharp Corp 半導体素子及びこの半導体素子を用いた装置
JP2009076487A (ja) * 2007-09-18 2009-04-09 Sharp Corp 半導体素子及びこの半導体素子を用いた装置
JP4521434B2 (ja) * 2007-09-18 2010-08-11 シャープ株式会社 半導体素子及びこの半導体素子を用いた装置
JP2009141134A (ja) * 2007-12-06 2009-06-25 Sharp Corp 半導体記憶装置及びその製造方法と半導体記憶装置の動作方法
JP2011518434A (ja) * 2008-04-29 2011-06-23 シャープ株式会社 薄膜トランジスタおよびアクティブマトリクスディスプレイ
US7893494B2 (en) 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
JP2010258471A (ja) * 2008-06-18 2010-11-11 Internatl Business Mach Corp <Ibm> 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法
JP2010004006A (ja) * 2008-06-18 2010-01-07 Internatl Business Mach Corp <Ibm> 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法及び構造体
JP2010153860A (ja) * 2008-12-23 2010-07-08 Internatl Business Mach Corp <Ibm> 半導体構造体および半導体構造体を形成する方法
US8962398B2 (en) 2008-12-23 2015-02-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US9023694B2 (en) 2008-12-23 2015-05-05 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US8975952B2 (en) 2012-11-13 2015-03-10 Honeywell International Inc. CMOS logic circuit using passive internal body tie bias

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