CN109712984B - Nor flash器件结构及其制造方法 - Google Patents
Nor flash器件结构及其制造方法 Download PDFInfo
- Publication number
- CN109712984B CN109712984B CN201811632627.3A CN201811632627A CN109712984B CN 109712984 B CN109712984 B CN 109712984B CN 201811632627 A CN201811632627 A CN 201811632627A CN 109712984 B CN109712984 B CN 109712984B
- Authority
- CN
- China
- Prior art keywords
- region
- semiconductor substrate
- type
- layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 121
- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 238000000034 method Methods 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 130
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 18
- 230000005641 tunneling Effects 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000605 extraction Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000006872 improvement Effects 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种NOR FLASH器件结构，包括：FDSOI衬底，多个由浅沟槽场氧围绕的顶部半导体衬底形成的有源区，各有源区中形成有多个器件单元结构，各器件单元结构包括源区、漏区和栅极结构；底部半导体衬底中形成有第二导电类型掺杂的阱区，在各有源区的底部对应的阱区的顶部表面形成有由第二导电类型掺杂区组成的底部场板，在有源区外部区域中，阱区表面直接露出并在露出的阱区的表面形成有第二导电类型重掺杂的体引出区。通过在体引出区加电压实现各器件单元结构的阈值电压可调。本发明公开了一种NOR FLASH器件结构的制造方法。本发明能实现器件单元结构的阈值电压可调，能在高工艺节点下适用于多阈值电压的应用区间。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种或非型(NOR)闪存(FLASH)器件结构。本发明还涉及一种NOR FLASH器件结构的制造方法
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。
随着MOS工艺节点提高的必然趋势，缩小NOR FLASH的各位(Bit)的器件单元结构(Cell)的尺寸势在必行；然而对于NOR FLASH，尺寸缩小带来诸如功耗，编程效率等问题越发显著。
现有技术中，随着器件尺寸的缩小，引入了全耗尽型(Fully Depleted，FD)绝缘层上半导体(Semiconductor On Insulator，SOI)即FDSOI技术，绝缘层上半导体的材料通常为硅；FDSOI技术的优势包括：
速度更快：在相同的技术节点，FDSOI晶体管的沟道比体效应(bulk)晶体管的沟道短，而且前者是全耗尽型沟道，无掺杂剂。在这两个因素共同作用下，FDSOI晶体管在相同电压时开关速度更快，在功耗相同条件下，高压工作频率提高35％，低压工作频率也得到提高。
功耗更低：有多个因素促使功耗降低：全耗尽沟道消除了漏极引起的寄生效应，在低功耗模式，可更好地限制载流子从源极流向漏极；更厚的栅电介质层可降低栅极泄漏电流；更好地控制体偏压技术，体偏压是为更好地控制速度和功耗而向晶体管体施加的电压。结果，在高性能时，功耗降低35％；在低性能时，功耗降幅更大，高达50％。
工艺更简单：FDSOI制造工艺与28nm工艺节点的体效应技术的相近程度达到90％，总工序减少15％，研发周期更短。此外，FDSOI技术无需压力源如锗硅工艺或其它类似的复杂技术，而其它工艺可能需要这些技术。最终工艺的复杂度低于体效应技术。
目前，由于SOI技术可以改善器件的饱和特性，功耗等，因此，源极自对准、浮栅多晶硅(FG poly)技术结合SOI技术可有效提高cell密度的同时提升cell的性能；其中。FGpoly技术是指硅，隧穿氧华层，浮栅层，氧化层，氮化层，氧化层和硅的叠加结构。
另外，客户对于不同终端应用的需求，对擦除、编程或读取状态下的阈值电压(VT)区间要求不一，那势必带来相应工艺的调整及长时间的验证过程，每种终端需求都需要定制化的产品，这会使得在多阈值电压的应用时会产生较高的工艺成本和工艺时间。
发明内容
本发明所要解决的技术问题是提供一种NOR FLASH器件结构，能实现器件单元结构的阈值电压可调，能在高工艺节点下适用于多阈值电压的应用区间并降低工艺成本和工艺时间。为此，本发明还提供一种NOR FLASH器件结构的制造方法。
为解决上述技术问题，本发明提供的NOR FLASH器件结构包括：
由依次叠加的底部半导体衬底、绝缘埋层和顶部半导体衬底形成的FDSOI衬底。
在所述FDSOI衬底上形成有浅沟槽场氧(STI)，所述浅沟槽场氧穿过所述顶部半导体衬底和所述绝缘埋层且所述浅沟槽场氧的底部进入到所述底部半导体衬底中。
所述FDSOI衬底上形成有多个由所述浅沟槽场氧围绕的所述顶部半导体衬底形成的有源区。
在各所述有源区中形成有NOR FLASH器件的多个器件单元结构。
各所述器件单元结构包括源区、漏区和栅极结构。
所述源区和所述漏区都具有第一导电类型重掺杂区，所述源区和所述漏区的结深等于所述顶部半导体衬底的厚度，所述源区和所述漏区之间的所述顶部半导体衬底组成全耗尽型的沟道区；所述栅极结构具有用于存储信息的浮栅。
所述底部半导体衬底中形成有第二导电类型掺杂的阱区，在各所述有源区的底部对应的所述底部半导体衬底的所述阱区的顶部表面形成有由第二导电类型掺杂区组成的底部场板，所述底部场板的顶部表面和所述绝缘埋层的底部表面接触，所述底部场板的底部表面高于所述浅沟槽场氧的底部表面；在所述有源区外部区域中，所述底部半导体衬底的所述阱区表面直接露出并在露出的所述阱区的表面形成有体引出区，所述体引出区为第二导电类型重掺杂。
通过在所述体引出区加电压并通过所述底部半导体衬底将电压传导到所述底部场板实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
进一步的改进是，所述底部半导体衬底为硅衬底，所述顶部半导体衬底为硅衬底，所述绝缘埋层为氧化硅埋层。
进一步的改进是，所述栅极结构包括依次叠加的第一遂穿介质层、第二浮栅、第三控制介质层和第四控制栅。
进一步的改进是，所述第一遂穿介质层为氧化层，所述第二浮栅为多晶硅浮栅，所述第三控制介质层由氧化层、氮化层和氧化层叠加而成，所述第四控制栅为多晶硅控制栅。
进一步的改进是，各所述器件单元结构具有4个电极引出结构，分别包括：所述源区连接到由正面金属层组成的源极，所述漏区连接到由正面金属层组成的漏极，所述多晶硅控制栅连接到由正面金属层组成的栅极，所述体引出区连接到由正面金属层组成的体电极。
进一步的改进是，所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区。
同一行的各所述器件单元的所述栅极都连接相同的字线。
同一行的各所述器件单元的所述源极都连接相同的源线。
同一所述有源区底部的所述底部场板对应的所述体引出区都连接到相同的所述体电极。
进一步的改进是，在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构。
进一步的改进是，所述源区和所述漏区中还具有第一导电类型轻掺杂区，所述源区和所述漏区的第一导电类型重掺杂区形成于对应的第一导电类型轻掺杂区中。
进一步的改进是，所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的NOR FLASH器件结构的制造方法中，NORFLASH器件具有多个器件单元结构，第一导电类型的器件单元结构的形成步骤包括：
步骤一、提供由依次叠加的底部半导体衬底、绝缘埋层和顶部半导体衬底形成的SOI衬底，在所述底部半导体中形成第二导电类型掺杂的阱区。
步骤二、采用浅沟槽隔离工艺在所述FDSOI衬底上形成浅沟槽场氧，所述浅沟槽场氧穿过所述顶部半导体衬底和所述绝缘埋层且所述浅沟槽场氧的底部进入到所述底部半导体衬底中并在所述FDSOI衬底上形成多个由所述浅沟槽场氧围绕的所述顶部半导体衬底形成的有源区；在所述有源区外部区域中，所述底部半导体衬底的所述阱区表面直接露出。
步骤三、采用第二导电类型离子注入工艺在各所述有源区的底部对应的所述底部半导体衬底的所述阱区的顶部表面形成底部场板，所述底部场板的顶部表面和所述绝缘埋层的底部表面接触，所述底部场板的底部表面高于所述浅沟槽场氧的底部表面；
步骤四、形成各所述器件单元结构的栅极结构，进行第一导电类型重掺杂的源漏注入形成各所述器件单元结构的源区和漏区，进行第二导电类型重掺杂的离子注入形成体引出区。
在各所述有源区中形成有多个所述器件单元结构。
所述源区和所述漏区的结深等于所述顶部半导体衬底的厚度，所述源区和所述漏区之间的所述顶部半导体衬底组成全耗尽型的沟道区；所述栅极结构具有用于存储信息的浮栅。
所述体引出区形成在所述有源区外部露出的所述阱区的表面。
通过在所述体引出区加电压并通过所述底部半导体衬底将电压传导到所述底部场板实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
进一步的改进是，所述底部半导体衬底为硅衬底，所述顶部半导体衬底为硅衬底，所述绝缘埋层为氧化硅埋层。
进一步的改进是，步骤四中，所述栅极结构包括依次叠加的第一遂穿介质层、第二浮栅、第三控制介质层和第四控制栅，先依次生长所述第一遂穿介质层、所述第二浮栅、所述第三控制介质层和所述第四控制栅的材料层，之后采用光刻定义加刻蚀的工艺方法依次对所述第四控制栅、所述第三控制介质层、所述第二浮栅和所述第一遂穿介质层进行图形化刻蚀形成所述栅极结构。
进一步的改进是，所述第一遂穿介质层为氧化层，所述第二浮栅为多晶硅浮栅，所述第三控制介质层由氧化层、氮化层和氧化层叠加而成，所述第四控制栅为多晶硅控制栅。
进一步的改进是，之后还包括步骤：
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成各所述器件单元结构的源极、漏极、栅极和体电极；所述源区连接到所述源极，所述漏区连接所述漏极，所述多晶硅控制栅连接到所述栅极，所述体引出区连接到所述体电极。
进一步的改进是，所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区。
同一行的各所述器件单元的所述栅极都连接相同的字线。
同一行的各所述器件单元的所述源极都连接相同的源线。
同一所述有源区底部的所述底部场板对应的所述体引出区都连接到相同的所述体电极。
在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构。
进一步的改进是，所述源区和所述漏区中还具有第一导电类型轻掺杂区，所述源区和所述漏区的第一导电类型重掺杂区形成于对应的第一导电类型轻掺杂区中。
进一步的改进是，所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明的器件单元结构形成于FDSOI衬底上且有源区采用穿过了绝缘埋层的浅沟槽场氧隔离，在有源区底部的底部半导体衬底的表面形成有由第二导电类型掺杂区组成的底部场板，底部场板的顶部表面和绝缘埋层的底部表面接触，底部场板的底部表面高于浅沟槽场氧的底部表面，也即在绝缘埋层的底部浅沟槽场氧也将底部场板环绕；在有源区外的底部半导体衬底的表面直接露出即没有形成绝缘埋层和顶部半导体衬底，且在露出的底部半导体衬底的表面形成有第二导电类型重掺杂的体引出区，由于体引出区位于有源区外，故浅沟槽场氧能实现体引出区和有源区中的源区或漏区隔离，这样通过在体引出区加电压能最后将电压通过底部半导体衬底导到底部场板，从而能实现从底部对沟道区进行耗尽，也从而能实现各器件单元结构的阈值电压可调；由上可知，本发明仅对浅沟槽场氧进行了设置，并增加了底部场板和体引出区，最后能实现器件单元结构的阈值电压可调，本发明仅需增加底部场板的注入工艺即可实现，不会对现有工艺造成影响，所以本发明能在高工艺节点下适用于多阈值电压的应用区间并降低工艺成本和工艺时间。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例NOR FLASH器件结构的器件结构图。
具体实施方式
如图1所示，是本发明实施例NOR FLASH器件结构的器件结构图，本发明实施例NORFLASH器件结构包括：
由依次叠加的底部半导体衬底1、绝缘埋层2和顶部半导体衬底3形成的FDSOI衬底。
本发明实施例中，所述底部半导体衬底1为硅衬底，所述顶部半导体衬底3为硅衬底，所述绝缘埋层2为氧化硅埋层，图1中，所述绝缘埋层2也用BOX表示。
在所述FDSOI衬底上形成有浅沟槽场氧4，所述浅沟槽场氧4穿过所述顶部半导体衬底3和所述绝缘埋层2且所述浅沟槽场氧4的底部进入到所述底部半导体衬底1中。
所述FDSOI衬底上形成有多个由所述浅沟槽场氧4围绕的所述顶部半导体衬底3形成的有源区。
在各所述有源区中形成有NOR FLASH器件的多个器件单元结构。
各所述器件单元结构包括源区6、漏区7和栅极结构5。
本发明实施例中，所述栅极结构5包括依次叠加的第一遂穿介质层5a、第二浮栅5b、第三控制介质层5c和第四控制栅5d。
较佳选择为，所述第一遂穿介质层5a为氧化层即隧穿氧化层，图1中也用TOX表示所述第一遂穿介质层5a；所述第二浮栅5b为多晶硅浮栅，图1中也用FG表示所述第二浮栅5b；所述第三控制介质层5c由氧化层、氮化层和氧化层即ONO叠加而成，图1中也用ONO表示所述第三控制介质层5c；所述第四控制栅5d为多晶硅控制栅，图1中也用CG表示所述第三控制介质层5c。
所述源区6和所述漏区7都具有第一导电类型重掺杂区，所述源区6和所述漏区7的结深等于所述顶部半导体衬底3的厚度，所述源区6和所述漏区7之间的所述顶部半导体衬底3组成全耗尽型的沟道区；所述栅极结构5具有用于存储信息的浮栅。
所述底部半导体衬底1中形成有第二导电类型掺杂的阱区，在各所述有源区的底部对应的所述底部半导体衬底1的所述阱区的顶部表面形成有由第二导电类型掺杂区组成的底部场板8，所述底部场板8的顶部表面和所述绝缘埋层2的底部表面接触，所述底部场板8的底部表面高于所述浅沟槽场氧4的底部表面；在所述有源区外部区域中，所述底部半导体衬底1的所述阱区表面直接露出并在露出的所述阱区的表面形成有体引出区9，所述体引出区9为第二导电类型重掺杂。
通过在所述体引出区9加电压并通过所述底部半导体衬底1将电压传导到所述底部场板8实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
各所述器件单元结构具有4个电极引出结构，分别包括：所述源区6连接到由正面金属层组成的源极，源极在图1中也采用S表示；所述漏区7连接到由正面金属层组成的漏极，漏极在图1中也采用D表示；所述多晶硅控制栅连接到由正面金属层组成的栅极，栅极在图1中也采用G表示；所述体引出区9连接到由正面金属层组成的体电极，体电极在图1中也采用B表示。
所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区6。
同一行的各所述器件单元的所述栅极都连接相同的字线。
同一行的各所述器件单元的所述源极都连接相同的源线。
同一所述有源区底部的所述底部场板8对应的所述体引出区9都连接到相同的所述体电极。
本发明实施例中，在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构，也即图1中的剖面是沿位线方向上的一个所述有源区处的剖面，可以看出，所述有源区中并联了两个所述器件单元结构。
所述源区6中还具有第一导电类型轻掺杂区6a，所述漏区7中还具有第一导电类型轻掺杂区7a，所述源区6和所述漏区7的第一导电类型重掺杂区形成于对应的第一导电类型轻掺杂区中。
本发明实施例中，所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；图1中，所述底部半导体衬底1中的第二导电类型掺杂的阱区为高压P型阱区，也采用HVPW表示；所述体引出区9也采用P+表示，底部场板8也采用GP表示，所述源区6和所述漏区7的第一导电类型重掺杂区也采用N+表示，所述源区6和所述漏区7的第一导电类型轻掺杂区也采用LDD表示。
在其他实施例中也能为：所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。通常，在同一所述FDSOI衬底上能同时集成N型和P型的所述器件单元结构。
本发明实施例器件单元结构形成于FDSOI衬底上且有源区采用穿过了绝缘埋层2的浅沟槽场氧4隔离，在有源区底部的底部半导体衬底1的表面形成有由第二导电类型掺杂区组成的底部场板8，底部场板8的顶部表面和绝缘埋层2的底部表面接触，底部场板8的底部表面高于浅沟槽场氧4的底部表面，也即在绝缘埋层2的底部浅沟槽场氧4也将底部场板8环绕；在有源区外的底部半导体衬底1的表面直接露出即没有形成绝缘埋层2和顶部半导体衬底3，且在露出的底部半导体衬底1的表面形成有第二导电类型重掺杂的体引出区9，由于体引出区9位于有源区外，故浅沟槽场氧4能实现体引出区9和有源区中的源区6或漏区7隔离，这样通过在体引出区9加电压能最后将电压通过底部半导体衬底1导到底部场板8，从而能实现从底部对沟道区进行耗尽，也从而能实现各器件单元结构的阈值电压可调；由上可知，本发明实施例仅对浅沟槽场氧4进行了设置，并增加了底部场板8和体引出区9，最后能实现器件单元结构的阈值电压可调，本发明仅需增加底部场板8的注入工艺即可实现，不会对现有工艺造成影响，所以本发明实施例能在高工艺节点下适用于多阈值电压的应用区间并降低工艺成本和工艺时间。
本发明实施例NOR FLASH器件结构的制造方法中，NOR FLASH器件具有多个器件单元结构，第一导电类型的器件单元结构的形成步骤包括：
步骤一、提供由依次叠加的底部半导体衬底1、绝缘埋层2和顶部半导体衬底3形成的SOI衬底，在所述底部半导体中形成第二导电类型掺杂的阱区。
所述底部半导体衬底1为硅衬底，所述顶部半导体衬底3为硅衬底，所述绝缘埋层2为氧化硅埋层。
步骤二、采用浅沟槽隔离工艺在所述FDSOI衬底上形成浅沟槽场氧4，所述浅沟槽场氧4穿过所述顶部半导体衬底3和所述绝缘埋层2且所述浅沟槽场氧4的底部进入到所述底部半导体衬底1中并在所述FDSOI衬底上形成多个由所述浅沟槽场氧4围绕的所述顶部半导体衬底3形成的有源区；在所述有源区外部区域中，所述底部半导体衬底1的所述阱区表面直接露出。
步骤三、采用第二导电类型离子注入工艺在各所述有源区的底部对应的所述底部半导体衬底1的所述阱区的顶部表面形成底部场板8，所述底部场板8的顶部表面和所述绝缘埋层2的底部表面接触，所述底部场板8的底部表面高于所述浅沟槽场氧4的底部表面；
步骤四、形成各所述器件单元结构的栅极结构5。
所述栅极结构5包括依次叠加的第一遂穿介质层5a、第二浮栅5b、第三控制介质层5c和第四控制栅5d，先依次生长所述第一遂穿介质层5a、所述第二浮栅5b、所述第三控制介质层5c和所述第四控制栅5d的材料层，之后采用光刻定义加刻蚀的工艺方法依次对所述第四控制栅5d、所述第三控制介质层5c、所述第二浮栅5b和所述第一遂穿介质层5a进行图形化刻蚀形成所述栅极结构5。
较佳为，所述第一遂穿介质层5a为氧化层，所述第二浮栅5b为多晶硅浮栅，所述第三控制介质层5c由氧化层、氮化层和氧化层叠加而成，所述第四控制栅5d为多晶硅控制栅。
进行第一导电类型重掺杂的源漏注入形成各所述器件单元结构的源区6和漏区7，进行第二导电类型重掺杂的离子注入形成体引出区9。
在各所述有源区中形成有多个所述器件单元结构。
所述源区6和所述漏区7的结深等于所述顶部半导体衬底3的厚度，所述源区6和所述漏区7之间的所述顶部半导体衬底3组成全耗尽型的沟道区；所述栅极结构5具有用于存储信息的浮栅。
所述体引出区9形成在所述有源区外部露出的所述阱区的表面。
通过在所述体引出区9加电压并通过所述底部半导体衬底1将电压传导到所述底部场板8实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
之后还包括步骤：
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成各所述器件单元结构的源极、漏极、栅极和体电极；所述源区6连接到所述源极，所述漏区7连接所述漏极，所述多晶硅控制栅连接到所述栅极，所述体引出区9连接到所述体电极。
进一步的改进是，所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区6。
同一行的各所述器件单元的所述栅极都连接相同的字线。
同一行的各所述器件单元的所述源极都连接相同的源线。
同一所述有源区底部的所述底部场板8对应的所述体引出区9都连接到相同的所述体电极。
在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构。
所述源区6和所述漏区7中还具有第一导电类型轻掺杂区6a和6b，所述源区6和所述漏区7的第一导电类型重掺杂区形成于对应的第一导电类型轻掺杂区中。
所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。当N型器件和P型器件集成在一起时，步骤一中的P型阱区和N型阱区能采用光刻定义并依次进行离子注入实现；步骤三中P型和N型掺杂的所述底部场板8能采用光刻定义并依次进行离子注入实现；步骤四中，N型LDD和P型LDD能依次进行，N+注入和P+注入能依次进行。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种NOR FLASH器件结构，其特征在于，包括：
由依次叠加的底部半导体衬底、绝缘埋层和顶部半导体衬底形成的FDSOI衬底；
在所述FDSOI衬底上形成有浅沟槽场氧，所述浅沟槽场氧穿过所述顶部半导体衬底和所述绝缘埋层且所述浅沟槽场氧的底部进入到所述底部半导体衬底中；
所述FDSOI衬底上形成有多个由所述浅沟槽场氧围绕的所述顶部半导体衬底形成的有源区；
在各所述有源区中形成有NOR FLASH器件的多个器件单元结构；
各所述器件单元结构包括源区、漏区和栅极结构；
所述源区和所述漏区都具有第一导电类型重掺杂区，所述源区和所述漏区的结深等于所述顶部半导体衬底的厚度，所述源区和所述漏区之间的所述顶部半导体衬底组成全耗尽型的沟道区；所述栅极结构具有用于存储信息的浮栅；
所述底部半导体衬底中形成有第二导电类型掺杂的阱区，在各所述有源区的底部对应的所述底部半导体衬底的所述阱区的顶部表面形成有由第二导电类型掺杂区组成的底部场板，所述底部场板的顶部表面和所述绝缘埋层的底部表面接触，所述底部场板的底部表面高于所述浅沟槽场氧的底部表面；在所述有源区外部区域中，所述底部半导体衬底的所述阱区表面直接露出并在露出的所述阱区的表面形成有体引出区，所述体引出区为第二导电类型重掺杂；
通过在所述体引出区加电压并通过所述底部半导体衬底将电压传导到所述底部场板实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
2.如权利要求1所述的NOR FLASH器件结构，其特征在于：所述底部半导体衬底为硅衬底，所述顶部半导体衬底为硅衬底，所述绝缘埋层为氧化硅埋层。
3.如权利要求1所述的NOR FLASH器件结构，其特征在于：所述栅极结构包括依次叠加的第一遂穿介质层、第二浮栅、第三控制介质层和第四控制栅。
4.如权利要求3所述的NOR FLASH器件结构，其特征在于：所述第一遂穿介质层为氧化层，所述第二浮栅为多晶硅浮栅，所述第三控制介质层由氧化层、氮化层和氧化层叠加而成，所述第四控制栅为多晶硅控制栅。
5.如权利要求4所述的NOR FLASH器件结构，其特征在于：各所述器件单元结构具有4个电极引出结构，分别包括：所述源区连接到由正面金属层组成的源极，所述漏区连接到由正面金属层组成的漏极，所述多晶硅控制栅连接到由正面金属层组成的栅极，所述体引出区连接到由正面金属层组成的体电极。
6.如权利要求5所述的NOR FLASH器件结构，其特征在于，所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区；
同一行的各所述器件单元的所述栅极都连接相同的字线；
同一行的各所述器件单元的所述源极都连接相同的源线；
同一所述有源区底部的所述底部场板对应的所述体引出区都连接到相同的所述体电极。
7.如权利要求6所述的NOR FLASH器件结构，其特征在于：在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构。
8.如权利要求1所述的NOR FLASH器件结构，其特征在于：所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种NOR FLASH器件结构的制造方法，其特征在于，NOR FLASH器件具有多个器件单元结构，第一导电类型的器件单元结构的形成步骤包括：
步骤一、提供由依次叠加的底部半导体衬底、绝缘埋层和顶部半导体衬底形成的FDSOI衬底，在所述底部半导体中形成第二导电类型掺杂的阱区；
步骤二、采用浅沟槽隔离工艺在所述FDSOI衬底上形成浅沟槽场氧，所述浅沟槽场氧穿过所述顶部半导体衬底和所述绝缘埋层且所述浅沟槽场氧的底部进入到所述底部半导体衬底中并在所述FDSOI衬底上形成多个由所述浅沟槽场氧围绕的所述顶部半导体衬底形成的有源区；在所述有源区外部区域中，所述底部半导体衬底的所述阱区表面直接露出；
步骤三、采用第二导电类型离子注入工艺在各所述有源区的底部对应的所述底部半导体衬底的所述阱区的顶部表面形成底部场板，所述底部场板的顶部表面和所述绝缘埋层的底部表面接触，所述底部场板的底部表面高于所述浅沟槽场氧的底部表面；
步骤四、形成各所述器件单元结构的栅极结构，进行第一导电类型重掺杂的源漏注入形成各所述器件单元结构的源区和漏区，进行第二导电类型重掺杂的离子注入形成体引出区；
在各所述有源区中形成有多个所述器件单元结构；
所述源区和所述漏区的结深等于所述顶部半导体衬底的厚度，所述源区和所述漏区之间的所述顶部半导体衬底组成全耗尽型的沟道区；所述栅极结构具有用于存储信息的浮栅；
所述体引出区形成在所述有源区外部露出的所述阱区的表面；
通过在所述体引出区加电压并通过所述底部半导体衬底将电压传导到所述底部场板实现从底部对所述沟道区进行耗尽并从而实现各所述器件单元结构的阈值电压可调。
10.如权利要求9所述的NOR FLASH器件结构的制造方法，其特征在于：所述底部半导体衬底为硅衬底，所述顶部半导体衬底为硅衬底，所述绝缘埋层为氧化硅埋层。
11.如权利要求9所述的NOR FLASH器件结构的制造方法，其特征在于：步骤四中，所述栅极结构包括依次叠加的第一遂穿介质层、第二浮栅、第三控制介质层和第四控制栅，先依次生长所述第一遂穿介质层、所述第二浮栅、所述第三控制介质层和所述第四控制栅的材料层，之后采用光刻定义加刻蚀的工艺方法依次对所述第四控制栅、所述第三控制介质层、所述第二浮栅和所述第一遂穿介质层进行图形化刻蚀形成所述栅极结构。
12.如权利要求11所述的NOR FLASH器件结构的制造方法，其特征在于：所述第一遂穿介质层为氧化层，所述第二浮栅为多晶硅浮栅，所述第三控制介质层由氧化层、氮化层和氧化层叠加而成，所述第四控制栅为多晶硅控制栅。
13.如权利要求12所述的NOR FLASH器件结构的制造方法，其特征在于：之后还包括步骤：
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成各所述器件单元结构的源极、漏极、栅极和体电极；所述源区连接到所述源极，所述漏区连接所述漏极，所述多晶硅控制栅连接到所述栅极，所述体引出区连接到所述体电极。
14.如权利要求13所述的NOR FLASH器件结构的制造方法，其特征在于：
所述NOR FLASH器的阵列结构包括：
同一位线上的各所述器件单元的漏极都连接到相同的所述位线，相邻的两个所述器件单元共用所述源区；
同一行的各所述器件单元的所述栅极都连接相同的字线；
同一行的各所述器件单元的所述源极都连接相同的源线；
同一所述有源区底部的所述底部场板对应的所述体引出区都连接到相同的所述体电极；
在所述位线方向上，同一所述有源区中并联有两个所述器件单元结构。
15.如权利要求9所述的NOR FLASH器件结构的制造方法，其特征在于：所述器件单元结构为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811632627.3A CN109712984B (zh) | 2018-12-29 | 2018-12-29 | Nor flash器件结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811632627.3A CN109712984B (zh) | 2018-12-29 | 2018-12-29 | Nor flash器件结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109712984A CN109712984A (zh) | 2019-05-03 |
| CN109712984B true CN109712984B (zh) | 2020-10-09 |
Family
ID=66259486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811632627.3A Active CN109712984B (zh) | 2018-12-29 | 2018-12-29 | Nor flash器件结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109712984B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614841B (zh) * | 2020-12-16 | 2024-09-27 | 上海华力微电子有限公司 | 分裂栅闪存单元 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261292A (ja) * | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN101826525B (zh) * | 2009-03-06 | 2011-10-05 | 宜扬科技股份有限公司 | 具有双重离子注入的nor型闪存结构及其制造方法 |
| US8994006B2 (en) * | 2012-10-02 | 2015-03-31 | International Business Machines Corporation | Non-volatile memory device employing semiconductor nanoparticles |
-
2018
- 2018-12-29 CN CN201811632627.3A patent/CN109712984B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109712984A (zh) | 2019-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101097416B1 (ko) | 단채널 효과 감소를 위한 리세스 채널 플래시 아키텍처 | |
| US7432560B2 (en) | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same | |
| US20080108212A1 (en) | High voltage vertically oriented eeprom device | |
| US6963108B1 (en) | Recessed channel | |
| US6087230A (en) | Method of fabricating an SOI device having a channel with variable thickness | |
| US8525251B2 (en) | Nonvolatile programmable logic switch | |
| JPH11330280A (ja) | チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法 | |
| US9306055B2 (en) | High voltage double-diffused MOS (DMOS) device and method of manufacture | |
| CN216871979U (zh) | 三栅极mos晶体管以及电子电路 | |
| KR100564629B1 (ko) | 이이피롬 소자 및 그 제조 방법 | |
| KR20170055031A (ko) | 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이 | |
| CN117119802A (zh) | 一种嵌入式闪存器件及其制作方法 | |
| CN109712984B (zh) | Nor flash器件结构及其制造方法 | |
| KR20050005304A (ko) | 이이피롬 소자 및 그 제조방법 | |
| US10325899B2 (en) | Semiconductor device including transistors formed in regions of semiconductor substrate and operation method of the same | |
| CN108269808B (zh) | Sonos器件及其制造方法 | |
| US10388660B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN112614841B (zh) | 分裂栅闪存单元 | |
| KR100538886B1 (ko) | 플래쉬 메모리 소자의 고전압 트랜지스터 | |
| KR100559719B1 (ko) | 반도체 소자의 고전압 트랜지스터 | |
| CN116156885A (zh) | 半导体器件的制造方法 | |
| US20150123187A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
| CN118472040B (zh) | 一种ldmos器件及其制备方法 | |
| WO2011057062A4 (en) | Dual conducting floating spacer metal oxide semiconductor field effect transistor (dcfs mosfet) and method to fabricate the same | |
| CN117457747B (zh) | 一种嵌入式闪存工艺的demos结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |