KR20050005304A - 이이피롬 소자 및 그 제조방법 - Google Patents

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Abstract

문턱 전압 산포를 개선한 이이피롬 소자 및 그 제조 방법에 관한 것이다. 본 발명의 이이피롬 소자는 반도체 기판 내에 공통 소오스 영역, 플로팅 접합 영역 및 비트 라인 접합 영역을 구비하며, 상기 공통 소오스 영역은 접합 깊이가 얕은 고농도 불순물 영역만으로 구성하여 플로팅 접합 영역 및 비트 라인 접합 영역의 접합 깊이보다 얕게 된다. 따라서, HVN- 이온 주입을 플로팅 접합 영역 및 비트 라인 접합 영역에만 실시하고 공통 소오스 영역에는 실시하지 않으며, 기존의 LVN- 이온 주입 또한 공통 소오스 영역에 적용하지 않는다. 따라서, 이이피롬 소자 내에 증가된 유효 채널 길이를 확보하게 되어 셀 문턱 전압의 산포를 개선할 수 있다.

Description

이이피롬 소자 및 그 제조방법{EEPROM device and method for fabricating the same}
본 발명은 이이피롬(EEPROM; Electrically Erasable and Programmable Read Only Memory) 소자 및 그 제조 방법에 관한 것으로, 특히 셀 크기의 축소에 따른 셀 문턱 전압의 산포 불량을 개선시킨 FLOTOX(Floating gate Tunnel Oxide)형 이이피롬 소자 및 그 제조 방법에 관한 것이다.
이이피롬 소자는 전원 공급이 중단되더라도 기억된 정보를 그대로 유지하는 특성을 가진 비휘발성 메모리중 하나로서, 전기적으로 데이타를 프로그래밍할 수 있고 소거할 수 있는 메모리 소자이다. 이러한 이이피롬 소자 중에서 FLOTOX 형 이이피롬은 주위와 절연된 플로팅 게이트를 구비하여 파울러 노드하임(Fowler-Nordheim) 현상에 의해 거기에 전자를 주입하거나 그곳에서 전자를 방출시킴으로써 1 또는 0 레벨의 데이타를 기억시킨다.
이러한 이이피롬 셀에서는 셀 메모리의 용량이 증가함에 따라 단위 셀 크기의 축소가 요구되는데, 셀 크기가 축소됨에 따라 셀 특성이 열화되는 문제점이 발생한다. 대표적인 문제점 중의 하나는 셀 크기가 축소됨에 따라 소거된 셀 및 프로그래밍된 셀 모두에 대해 셀 문턱 전압(Vth)의 산포가 불량해진다는 것이다. 이러한 문턱 전압의 불량한 산포의 주원인은 메모리 트랜지스터의 유효 채널 길이가 짧아지기 때문이다. 따라서, 셀 크기의 증가 없이 유효 채널 길이를 증가하여 문턱 전압 산포를 개선하는 기술이 요구되고 있다.
도 1a 은 종래의 FLOTOX 형 이이피롬 셀의 레이아웃도이고, 도 1b 및 도 1c는 각각 도 1a의 Y-Y' 선 및 X-X' 선을 따라 자른 종래 FLOTOX 형 이이피롬 셀의 단면도이다.
도 1a 내지 도 1c 를 참조하면, 이이피롬의 메모리 셀은 길게 형성된 활성 영역(103)을 따라 2 개의 트랜지스터가 직렬로 연결되어 있고, 각 활성 영역(103)은 소자 분리용 필드 절연막(도 1b의 105)으로 형성된 비활성 영역에 의해 분리된다. 2개의 트랜지스터 중 하나는 플로팅 게이트(141) 및 센스 라인(143)을 갖는 메모리 트랜지스터이고, 다른 하나는 워드 라인(145)을 갖는 선택 트랜지스터이다. 비트 라인 콘택(118)과 연결된 선택 트랜지스터의 드레인 영역은 비트 라인 접합 영역(139)을 이루고, 선택 트랜지스터의 소오스 영역은 메모리 트랜지스터의 드레인 영역과 겸하도록 형성되어 플로팅 접합 영역(130)을 이룬다. 메모리 트랜지스터의 소오스 영역은 공통 소오스 영역(138)을 이룬다.
도 1c를 참조하면, 플로팅 접합 영역(130)의 일부 위에 얇은 두께의 터널 절연막(114)을 포함하는 게이트 절연막(116a)이 형성되어 있다. 터널 절연막(114)을 포함하는 게이트 절연막(116a) 상에는, 플로팅 게이트(141), 게이트간 절연막(142) 및 콘트롤 게이트(143)가 순차 적층된 구조를 갖는 메모리 트랜지스터 게이트가 형성되어 있다. 이 콘트롤 게이트는 라인 형태로 연장되어 센스 라인(143)을 형성한다(도1a 참조). 메모리 트랜지스터와 소정 거리 만큼 이격된 게이트 절연막(116b) 상에는. 선택 트랜지스터 게이트(145)가 형성되어 있다. 이 선택 트랜지스터 게이트는 라인 형태로 연장되어 워드 라인(145)을 형성한다(도 1a 참조). 또한, 메모리 트랜지스터 게이트 및 선택 트랜지스터 게이트의 측벽에는 측벽 스페이서(115)가 형성되어 있다.
터널 절연막(114) 하부의 반도체 기판(100)에는 선택 트랜지스터의 게이트(145)의 일측까지 연장된 플로팅 접합 영역(130)이 형성되어 있다. 이 플로팅 접합 영역(130)은 터널 절연막 하부의 반도체 기판(100) 에 형성된 깊은 N+ 형 불순물 영역(131)과 이 영역에 접하여 형성된 고전압 N-형(high voltage N-; HVN-) 불순물 영역(132)으로 이루어져 있다. 여기서 HVN-이란 15 내지 20 V의 고전압 인가에 적합하게 도핑된 N-형을 지칭하는 것으로서 콘택과 연결되는 N+형 불순물 영역에 비하여 접합 깊이가 더 깊다.
공통 소오스 영역(138)은 N+ 형 불순물 영역(135)이 HVN- 불순물 영역(134) 내에 형성된 이중 접합(double diffusion; DD) 구조로 되어 있다. 마찬가지로, 비트 라인 접합 영역(139)도 N+형 불순물 영역(136)이 HVN- 불순물 영역(133) 내에 형성된 이중 접합 구조로 되어 있다. 이러한 HVN- 불순물 영역들(132, 133, 134)은 게이트 전극에 의해 노출된 N+형 영역들(135, 136)보다 접합 깊이가 더 깊다.
상기 구조의 종래의 이이피롬 셀에서는, 먼저 플로팅 접합 영역(130)의 N+형 불순물 영역(131)을 형성한 후, HVN- 불순물 영역(132, 133, 134)들을 반도체 기판(100) 에 동시에 동일한 깊이로 형성한다. 그 후, 공통 소오스 영역과 비트 라인 접합 영역 내의 N+형 불순물 영역들(135, 136)을 상기 HVN- 불순물 영역들(132, 133, 134) 보다 얕은 접합 깊이로 형성하여 이중 접합 구조를 가진 공통 소오스 영역(138) 및 비트 라인 접합 영역(139)을 형성한다.
이러한 종래 이이피롬 셀에서는 공통 소오스 영역(138) 내의 HVN- 불순물 영역(134)이 플로팅 접합 영역(130) 및 비트 라인 접합 영역(139) 내의 HVN- 불순물 영역들(132, 133)과 동시에 깊은 접합 깊이로 형성되기 때문에, 플로팅 접합 영역(131)쪽으로의 사이드 확산(side diffusion)이 매우 크게 되어 그 만큼 메모리 트랜지스터의 유효 채널 길이가 줄어들게 된다. 이에 따라 문턱 전압의 산포는 불량하게 된다.
도 1d는 종래 기술에 의한 다른 이이피롬 셀의 단면도이다. 도 1d를 참조하면, 도 1c의 이이피롬 셀과 달리 공통 소오스 영역(138)의 구조가 얕은 접합 깊이를 가지는 LDD(lightly doped drain) 구조로 되어 있다. 일본 공개특허공보 제 2002-305260 호에는 LDD 구조의 공통 소오스 영역을 구비한 이이피롬 셀이 개시되어 있다.
도 1d의 이이피롬에서는, N+형 불순물 영역(135)과 채널 사이에 얕은 깊이의 저전압 N-형(low votage N-; LVN-) 불순물 영역(137)을 형성함으로써 LDD 구조의 공통 소오스 영역(138)을 형성한다. 따라서, LVN-형 불순물 영역(137)은 HVN- 불순물 영역(132, 133)보다 상대적으로 얕은 접합 깊이로 형성되어 사이드 확산 거리가 작아지므로 메모리 트랜지스터의 유효 채널 길이가 증가하게 되어 문턱 전압의 산포 불량을 줄일 수 있다.
그러나 셀 크기가 더욱 축소되면, 상기 N형 LDD 구조(NLDD)의 공통 소오스 영역을 갖는 이이피롬 소자 역시 문턱 전압의 산포 불량을 나타내게 된다. 이에 따라 더 증가된 유효 채널 길이를 확보할 수 있는 기술이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 셀 크기가 축소되더라도 안정적인 유효 채널 길이를 확보함으로써 셀 문턱 전압의 산포를 개선할 수 있고, 이에 따라 셀 특성을 향상시킬 수 있는 이이피롬 소자를 제공하는 데에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 이이피롬 소자를 제조하는 방법을 제공하는 데에 있다.
도 1a는 종래 기술에 의한 이이피롬 셀의 레이아웃도이다.
도 1b 및 도 1c는 각각 도 1a의 Y-Y'선 및 X-X'선을 따라 자른 단면도이다.
도 1d는 종래 기술에 의한 다른 이이피롬 셀의 단면도이다.
도 2는 본 발명의 일실시예에 의한 이이피롬 셀의 등가회로도이다.
도 3a는 본 발명의 일실시예에 의한 이이피롬 셀의 레이아웃도이다.
도 3b는 도 3a의 X-X'선을 따라 자른 이이피롬 셀의 단면도이다.
도 4a는 본 발명의 다른 실시예에 의한 이이피롬 셀의 레이아웃도이다.
도 4b는 도 4a의 X-X'선을 따라 자른 이이피롬 셀의 단면도이다.
도 5a는 본 발명의 또다른 실시예에 의한 이이피롬 셀의 레이아웃도이다.
도 5b는 도 5a의 X-X'선을 따라 자른 이이피롬 셀의 단면도이다.
도 6 내지 도 13은 도 4b에 나타난 단면 구조를 갖는 이이피롬 셀의 제조방법을 설명하기 위한 단면도들이다.
도 14 내지 도 17은 도 5b에 나타낸 단면 구조를 갖는 이이피롬 셀의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 이이피롬 소자는 제 1 도전형을 가진 반도체 기판 상에 형성된 터널 절연막을 포함하는 메모리 트랜지스터용 게이트 절연막과; 상기 메모리 트랜지스터용 게이트 절연막 상에 형성된 메모리 트랜지스터 게이트와; 상기 메모리 트랜지스터 게이트와 이격되어 상기 반도체 기판 상에 형성된 선택 트랜지스터용 게이트 절연막과; 상기 선택 트랜지스터용 게이트 절연막 상에 형성된 선택 트랜지스터 게이트와; 상기 터널 절연막 하부의 상기 반도체 기판 내에 형성된 제 2 도전형의 플로팅 접합 영역과; 상기 플로팅 접합 영역과 이격되어 상기 메모리 트랜지스터 게이트의 일측의 상기 반도체 기판 내에 형성된 상기 제 2 도전형의 공통 소오스 영역과; 상기 플로팅 접합 영역과 이격되어 상기 선택 트랜지스터 게이트의 일측의 상기 반도체 기판 내에 형성된 제 2 도전형의 비트 라인 접합 영역을 포함하며, 상기 공통 소오스 영역은 제 1 도핑 농도의 단일 접합 영역만으로 이루어져 있고, 상기 공통 소오스 영역의 접합 깊이는 상기 플로팅 접합 영역 및 상기 비트 라인 접합 영역의 접합 깊이보다 더 얕은 것을 특징으로 한다.
상기 플로팅 접합 영역은 제 2 도핑 농도의 불순물 영역과 이에 접하는 제 3 도핑 농도의 불순물 영역으로 이루어지는 것이 바람직하다. 이 경우, 상기 제 1 도핑 농도 및 상기 제 2 도핑 농도는 상기 제 3 도핑 농도보다 높고, 상기 플로팅 접합 영역 내의 상기 제 2 도핑 농도의 불순물 영역 및 상기 제 3 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역보다 깊다.
또한, 상기 비트 라인 불순물 영역은 상기 제 1 도핑 농도를 가지는 불순물 영역 및 상기 제 3 농도를 가지는 불순물 영역의 이중 접합(DD) 구조로 될 수 있다. 이 경우, 상기 비트 라인 접합 영역 내의 상기 제 3 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역보다 깊고, 상기 비트 라인 접합 영역 내의 상기 제 1 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역의 접합 깊이와 같은 것이 바람직하다.
상기 메모리 트랜지스터 게이트는 플로팅 게이트, 게이트간 절연막 및 센스 라인을 순차 적층하여 이루어진다. 이 경우 상기 플로팅 게이트는 폴리실리콘막으로 이루어지고, 상기 게이트간 절연막은 SiO2또는 ONO로 이루어지고, 상기 센스 라인은 폴리실리콘막 또는 폴리사이드막으로 이루어지는 것이 바람직하다.
상기 선택 트랜지스터 게이트는 상기 선택 트랜지스터용 게이트 절연막 상에 형성된 단일의 워드 라인으로 이루어질 수 있다. 이 경우 상기 선택 트랜지스터 게이트를 이루는 단일의 워드 라인은 폴리실리콘막 또는 폴리사이드막으로 이루어지는 것이 바람직하다. 또한, 상기 선택 트랜지스터 게이트는 플로팅 게이트, 게이트간 절연막 및 워드 라인을 순차 적층하여 이루어질 수도 있다.
상기 메모리 트랜지스터 게이트 및 상기 선택 트랜지스터 게이트는 자기 정렬 스택 구조로 형성될 수 있고, 상기 터널 절연막은 SiO2또는 SiON으로 형성될 수 있다.
바람직하게는, 상기 반도체 기판은 P형 기판이고, 상기 공통 소오스 영역은 N+형의 단일 접합 영역이고, 상기 플로팅 접합 영역은 HVN-형 불순물 영역과 N+형 불순물 영역이 서로 접하여 형성된 영역이고, 상기 비트 라인 접합 영역은 HVN-형 불순물 영역과 N+형 불순물 영역의 이중 접합 영역이다.
본 발명의 다른 기술적 과제를 해결하기 위하여, 본 발명에 의한 이이피롬 제조 방법은 (a) 활성 영역과 비활성 영역이 한정된 반도체 기판 상에 제 1 절연막을 형성하는 단계; (b) 플로팅 접합 영역이 형성될 상기 반도체 기판 부분에 제 1 도핑 농도의 불순물 영역을 형성하는 단계; (c) 상기 제 1 도핑 농도의 불순물 영역 상부에 얇은 터널 절연막을 형성하는 단계; (d) 상기 터널 절연막을 포함하는 상기 제 1 절연막 부분 상에 메모리 트랜지스터 게이트를 형성하고, 상기 메모리 트랜지스터 게이트와 이격되어 상기 제 1 절연막 상에 선택 트랜지스터 게이트를 형성하는 단계; (e) 상기 반도체 기판 내에 상기 제 1 도핑 농도의 불순물 영역과 접하도록 상기 제 1 도핑 농도보다 낮은 제 2 도핑 농도의 고전압 불순물 영역을 형성하여 플로팅 접합 영역을 형성함과 동시에, 상기 제 2 도핑 농도의 고전압 불순물 영역과 이격되어 상기 선택 트랜지스터 게이트의 일측에 비트 라인 형성을 위한 상기 제 2 도핑 농도의 고전압 불순물 영역을 형성하는 단계; 및 (f) 상기 제 1 도핑 농도의 불순물 영역과 이격되어 상기 메모리 트랜지스터 게이트의 일측에 상기 제 2 도핑 농도보다 높은 제 3 도핑 농도의 불순물 영역을 형성하여 상기 제 3 도핑 농도의 불순물 영역만으로 이루어진 공통 소오스 영역을 형성하고, 상기 비트 라인 형성을 위한 제 2 도핑 농도의 고전압 불순물 영역 내에 상기 제 3 도핑 농도의 불순물 영역을 형성하여 비트 라인 접합 영역을 형성하는 단계를 포함한다.
상기 (d) 단계에서 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트를 형성하는 방법은, 상기 제 1 절연막상에 제 1 도전층과 게이트간 절연막을 형성하는 단계와; 상기 제 1 도전층과 게이트간 절연막을 선택적으로 에칭하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트를 형성하는 단계와; 상기 플로팅 게이트를 포함하여 상기 제 1 절연막 상에 제 2 도전층을 형성하는 단계와; 상기 제 2 도전층을 선택적으로 에칭하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트 상에 센스 라인을 형성하고, 상기 제 1 절연막 상에 워드 라인을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 메모리 트랜지스터의 플로팅 게이트를 형성하는 단계에서, 상기 선택 트랜지스터 게이트의 플로팅 게이트를 동시에 형성한다.
또한, 상기 (d) 단계에서 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트를 형성하는 방법은 상기 제 1 절연막상에 제 1 도전층과 게이트간 절연막을 형성하는 단계와; 상기 제 1 도전층을 선택적으로 에칭하여 상기 제 1 도전층의 센스 라인 방향의 폭을 한정하는 단계와; 상기 결과물 상에 게이트간 절연막 및 제 2 도전층을 형성하는 단계와; 상기 제 1 도전층, 게이트간 절연막 및 제 2 도전층을 선택적으로 에칭하여 자기 정렬 스택 구조를 갖는 상기 메모리 트랜지스터 게이트의 플로팅 게이트, 게이트간 절연막 및 센스 라인의 적층물 및 자기 정렬 스택 구조를 갖는 상기 선택 트랜지스터 게이트의 플로팅 게이트, 게이트간 절연막 및 워드 라인의 적층물을 형성하는 단계를 포함할 수도 있다.
상기 (e) 단계와 상기 (f) 단계 사이에 상기 메모리 트랜지스터 게이트의 측벽 및 상기 선택 트랜지스터 게이트의 측벽에 측벽 스페이서를 형성하는 단계를 더 포함할 수도 있다.
상기 (f) 단계에서 공통 소오스 영역을 위한 상기 제 3 도핑 농도의 불순물 영역과 비트 라인 영역을 위한 상기 제 3 도핑 농도의 불순물 영역은 동시에 형성될 수 있다. 그러나, 상기 (f) 단계에서 공통 소오스 영역을 위한 상기 제 3 도핑 농도의 불순물 영역을 형성한 후, 비트 라인 콘택을 위한 콘택홀을 형성한 다음에 상기 콘택홀을 통해 이온 주입하여 비트 라인 접합 영역을 위한 상기 제 3 도핑 농도의 불순물 영역을 형성할 수도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 예시되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 보호 범위가 다음에 설명되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도 2 는 본 발명의 일 예에 의한 이이피롬 셀의 등가회로도이다. 도 2에 도시된 바와 같이, 본 발명의 이이피롬 셀은 메모리 트랜지스터(MTR)와 선택 트랜지스(STR)를 구비한다. 메모리 트랜지스터(MTR)는 "1" 또는 "0" 레벨의 데이타를 기억하는 역할을 하며, 선택 트랜지스터(STR)는 메모리 비트를 선택하는 역할을 한다. 메모리 트랜지스터(MTR)는 공통 소오스 영역(S), 플로팅 접합 영역(FJR), 플로팅 게이트(FG) 및 컨트롤 게이트(CG)로 이루어진다. 선택 트랜지스터(STR)는 플로팅 접합 영역(FJR), 비트 라인 접합 영역(D) 및 게이트(G)로 이루어진다. 워드 라인(W/L)은 선택 트랜지스터(STR)의 게이트(G)와 연결되며, 비트 라인(B/L)은 선택 트랜지스터(STR)의 비트 라인 접합 영역(D)과 연결된다. 센스 라인(S/L)은 메모리 트랜지스터(MTR)의 컨트롤 게이트(CG)와 연결된다. 선택 트랜지스터(STR)는 플로팅 접합 영역(FJR)을 통하여 메모리 트랜지스터(MTR)와 연결된다.
이와 같이 구성된 FLOTOX형 이이피롬 셀의 소거, 프로그램 및 데이타 판독은 다음과 같은 방식으로 이루어진다.
먼저, 셀의 소거에 대하여 설명한다. 센스 라인(S/L)과 워드 라인(W/L)에 15~20V의 고전압을 인가하고 비트 라인(B/L)에 0V를 인가하고 공통 소오스(S)에는 0V를 인가하거나 플로팅시켜 주면, 메모리 트랜지스터(MTR)의 플로팅 게이트(FG) 내에 전자가 축적되어 메모리 트랜지스터(MTR)의 문턱 전압(Vth)이 약 3~7V 정도로 높아지게 된다. 이에 따라 셀의 소거 동작이 이루어진다.
다음으로, 셀의 프로그램에 대하여 설명한다. 센스 라인(S/L)에 0V를 인가하고, 워드 라인(W/L)과 비트 라인(B/L)에 15~20V를 인가하고 공통 소오스(S)를 플로팅시켜주면, 메모리 트랜지스터(MTR)의 플로팅 게이트(FG) 내에 축적된 전자가방전되어 메모리 트랜지스터(MTR)의 문턱 전압(Vth)이 약 -4~0V 정도로 낮아지게 된다. 이에 따라 셀의 프로그램 동작이 이루어진다.
셀의 데이타 판독은 공통 소오스(S)에 0V, 센스 라인(S/L)에 1.7 V 및 워드 라인(W/L)에 3.3V, 비트 라인(B/L)에 2.5V를 인가하여 메모리 트랜지스터의 전류 흐름의 유무를 판독함으로써 이루어질 수 있다.
도 3a는 본 발명의 일실시예에 따른 이이피롬 셀의 레이아웃도이고, 도 3b는 도 3a의 X-X'선을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(200)은 활성 영역(203)과 그외의 필드 영역을 구비한다. 반도체 기판(200)의 활성 영역(203) 상에는 얇은 두께의 터널 절연막(214)을 포함하는 메모리 트랜지스터의 게이트 절연막(216a) 및 선택 트랜지스터의 게이트 절연막(216b)이 형성되어 있다. 상기 터널 절연막(214)은 SiO2또는 SiON으로 이루어질 수 있다.
터널 절연막(214)을 포함한 게이트 절연막(216a) 상에는, 플로팅 게이트(241), 게이트간 절연막(242) 및 컨트롤 게이트(243)가 순차 적층된 구조를 갖는 메모리 트랜지스터 게이트(240)가 형성된다. 상기 컨트롤 게이트는 라인 형태로 연장되어 센스 라인(243)을 형성한다(도 3a 참조). 또한, 게이트 절연막(216b) 상에는 단일 게이트로 된 선택 트랜지스터 게이트(245)가 형성된다. 상기 선택 트랜지스터 게이트는 라인 형태로 연장되어 워드 라인(245)을 형성한다(도 3a 참조). 상기 플로팅 게이트(241)는 폴리실리콘막으로 이루어질 수 있고, 센스 라인(243) 및 워드 라인(245)은 폴리실리콘막 또는 WSix등의 폴리사이드막으로 이루어 질 수 있다. 또한 게이트간 절연막(242)는 SiO2또는 ONO(Oxide-Nitride-Oxide)로 이루어질 수 있다.
반도체 기판(200)에는 반도체 기판의 도전형(P형)과 다른 도전형(N형)을 갖는 3 개의 접합 영역, 즉 플로팅 접합 영역(230), 공통 소오스 영역(238) 및 비트 라인 접합 영역(239)이 형성된다.
플로팅 접합 영역(230)은 터널 절연막(214) 하부의 반도체 기판(200)에 선택 트랜지스터 게이트(245)의 일측까지 연장되도록 형성된다. 이러한 플로팅 접합 영역(230)은 터널 절연막(214) 하부의 반도체 기판(200)에 깊게 형성된 N+형 불순물 영역(231)과 이에 접하여 형성된 N-형 불순물 영역(232)으로 구성된다.
공통 소오스 영역(238)은 플로팅 접합 영역(230)과 일정 간격만큼 이격되어 메모리 트랜지스터의 플로팅 게이트(241)의 일측에 형성된다. 이 공통 소오스 영역(238)은 메모리 트래지스터의 소오스 영역에 해당한다. 이러한 공통 소오스 영역(238)은 플로팅 접합 영역(230)의 N+형 불순물 영역(231) 및 N-형 불순물 영역(232)보다 접합 깊이가 얕으며, N+형 불순물 영역만으로 구성된다. 따라서, 종래의 DD 또는 LDD 구조의 공통 소오스 영역과 달리, 공통 소오스 영역(238)에는 N- 이온 주입이 적용되지 않는다.
비트 라인 접합 영역(239)은 플로팅 접합 영역(230)과 일정 간격만큼 이격되어 선택 트랜지스터의 게이트(245)의 일측에 형성된다. 이 비트 라인 접합영역(239)은 선택 트랜지스터의 드레인 영역에 해당한다. 이러한 비트 라인 접합 영역(239)은 깊은 N-형 불순물 영역(233)과 이 영역(233) 내에 형성된 얕은 N+형 불순물 영역(226)으로 이루어진 DD 구조를 가진다. 이 비트 라인 접합 영역(239)에는 비트 라인 콘택이 연결된다(도시 안됨).
또한, 본 발명의 일실시예에 따른 이이피롬 셀은 메모리 트랜지스터 게이트(240) 및 선택 트랜지스터 게이트(245) 양단 측벽에 측벽 스페이서(215)가 형성될 수 있다.
본 발명의 일실시예에 따른 이이피롬 소자에 있어서, 공통 소오스 영역(238)을 이루는 N+형 불순물 영역(235)은 플로팅 접합 영역(230)의 N-형 불순물 영역(232) 및 비트 라인 접합 영역(245)의 N-형 불순물 영역(233)보다 상대적으로 얕은 접합 깊이를 갖도록 형성된다. 이 때, N-형 불순물 영역들(232, 233)은 15 내지 20V의 고전압 인가시에 사용될 수 있는 HVN- 불순물 영역으로서, 공통 소오스 영역(238)의 N+형 불순물 영역(235)보다 상대적으로 깊게 형성된다.
따라서, N+형 불순물만으로 구성된 단일 접합 구조의 공통 소오스 영역(238)에서는 종래의 DD 또는 LDD 구조의 공통 소오스 영역에 비하여 플로팅 접합 영역(230)으로의 사이드 확산이 감소하게 된다. 이에 따라 셀 크기의 증가 없이 유효 채널 길이를 증가시킬 수 있으므로 문턱 전압의 산포 불량을 개선할 수 있게 된다.
도 4a는 본 발명의 다른 실시예에 의한 이이피롬 셀의 레이아웃도이고, 도 4b는 도 4a의 X-X'선을 따라 자른 단면도이다.
도 4a 및 도 4b에 도시된 이이피롬 셀은 선택 트랜지스터의 게이트(250)만을 제외하고는 전술한 도 3a 및 도 3b에 도시된 이이피롬 셀과는 동일한 구조로 되어 있다. 즉, 도 4b에 도시된 바와 같이, 선택 트랜지스터 게이트(250)는 플로팅 접합 영역(230)과 비트 라인 접합 영역(239) 사이의 게이트 절연막(216b) 상에 형성된 플로팅 게이트(241b), 게이트간 절연막(242b) 및 워드 라인(243b)의 적층 구조를 가진다. 기타 셀의 다른 부분에 대해서는 전술한 도 3a 및 3b를 참조하여 설명한 바와 같다. 이러한 선택 트랜지스터 게이트(350) 구조에서는 플로팅 게이트(241b)와 워드 라인(243b)은 콘택(252)을 통해 전기적으로 연결된다(도 4a 참조).
도 5a는 본 발명의 또 다른 실시예에 의한 이이피롬 셀의 레이아웃도이고, 도 5b는 도 5a의 X-X'선을 따라 자른 단면도이다.
도 5a 및 도 5b에 도시된 이이피롬 셀은 메모리 트랜지스터의 게이트(240)와 선택 트랜지스터의 게이트(250)가 자기 정렬 스택 구조(self-aligned stacked structure)로 되어 있다는 점에서 도 4a 및 4b에 도시된 이이피롬 셀과 다르다. 즉, 도 5b의 단면도에 도시된 바와 같이 본 실시예에서 플로팅 게이트(241a), 게이트간 절연막(242a) 및 센스 라인(243a)은 동일한 폭으로 패터닝되어 메모리 트랜지스터 게이트(240)를 형성하고, 플로팅 게이트(241b), 게이트간 절연막(242b) 및 워드 라인(243b)은 동일한 폭으로 패터닝되어 선택 트랜지스터 게이트(250)를 형성한다. 또한, 메모리 트랜지스터 게이트(240)의 각 층(241a, 242a, 243a)은 선택 트랜지스터 게이트(250)의 해당 각 층(241b, 242b, 243b)과 동시에 형성된다.
도 6 내지 도 13은 도 4b에 도시된 본 발명의 다른 실시예에 따른 이이피롬 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, P형 반도체 기판(200) 상에 제 1 절연막(216)을 형성한다. 이 제 1 절연막(216)은 250 내지 500 Å의 두께를 갖는 SiO2등의 산화막으로 형성되는 것이 바람직하다. 도면에는 도시되어 있지 않으나 상기 제 1 절연막(216)을 형성하기 전에, 활성 영역을 제외한 영역에 소자 분리용 필드 산화막을 형성하여 활성 영역을 한정한다.
도 7을 참조하면, 제 1 절연막(216) 상에 레지스트막(310)을 도포한 후 패터닝하여 제 1 절연막(216)의 일부를 노출시킨다. 제 1 절연막(216)중 레지스트막(310)에 의해 노출된 부위의 하부는 플로팅 접합 영역중의 N+형 불순물 영역(231)이 형성될 부분이다. 이 레지스트막(310)을 마스크로 하여 반도체 기판(200)으로 N+ 이온주입을 행하여 N+형 불순물 영역(231)을 형성한다. 이 때, N+형 불순물 영역(231)을 형성하기 위한 이온주입은 비소(Arsenic) 이온을 100keV의 주입 에너지 및 1.0×1013내지 9.0×1013원자/cm2의 주입량으로 주입하거나, 인(phosphorus) 이온을 40 내지 100keV의 주입 에너지 및 1.0×1013내지 1.0×1014원자/cm2의 주입량으로 주입하는 것이 바람직하다. N+형 불순물 영역(231)을 형성한 후에는 상기 레지스트막(310)을 제거한다.
도 8을 참조하면, 제 1 절연막(216) 상에 레지스트막(311)을 패터닝한 후 이레지스트막(311)을 마스크로 사용하여 N+형 불순물 영역(231) 위의 제 1 절연막(216) 일부를 에칭하여 N+형 불순물 영역(231)이 형성된 반도체 기판(200)의 일부를 노출시킨다.
도 9를 참조하면, 상기 노출된 반도체 기판(200)을 열산화 등의 방법에 의해 산화시켜 얇은 터널 절연막(214)을 형성한다. 이 때, 터널 절연막(214)은 SiO2또는 SiON 으로서, 주위의 제 1 절연막(216)보다 얇은 두께로 성장시킨다. 터널 절연막의 두께는 예를 들어 60 내지 80 Å인 것이 바람직하다. 터널 절연막(216)을 형성한 후에는 레지스트막(311)을 제거한다.
도 10을 참조하면, 터널 절연막(216)을 포함한 제 1 절연막(216) 상에 제 1 도전층(241) 및 게이트간 절연막(242)을 순차 적층하여 형성한다. 제 1 도전층(241)으로는 폴리실리콘을 사용하고, 게이트간 절연막(242)으로는 SiO2또는 SiON을 사용하는 것이 바람직하다.
도 11을 참조하면, 제 1 도전층(241) 및 게이트간 절연막(242)을 선택적으로 에칭하여 메모리 트랜지스터의 플로팅 게이트(241a) 및 게이트간 절연막(242a)와, 선택 트랜지스터의 플로팅 게이트(241b) 및 게이트간 절연막(242b)을 형성하고, 그 후 상기 결과물 상에 제 2 도전층(243)을 형성한 다음 선택적으로 에칭하여 게이트간 절연막(242a, 242b) 상에 센스 라인(243a) 과 워드 라인(243b)을 형성한다. 상기 제 2 도전층(243)으로는 폴리실리콘 또는 WSix등의 폴리사이드막을 사용하는 것이 바람직하다. 이에 따라 플로팅 게이트(241a), 게이트간 절연막(242a) 및 센스 라인(243a)의 적층 구조를 갖는 메모리 트랜지스터 게이트(240)가 형성되며, 플로팅 게이트(241b), 게이트간 절연막(242b) 및 워드 라인(243b)의 적층 구조를 갖는 선택 트랜지스터 게이트(250)가 형성된다.
도 12를 참조하면, 메모리 트랜지스터 게이트(240)와 선택 트랜지스터 게이트(250)이 형성된 반도체 기판(200) 상에 레지스트막(320)을 도포하고 패터닝하여, 플로팅 접합 영역 및 비트 라인 접합 영역이 형성될 부분의 제 1 절연막(216)을 노출시킨다. 그 다음, 상기 레지스트막(320)을 마스크로 사용하여 HVN- 이온주입을 행함으로써 HVN- 불순물 영역(232, 233)을 형성한다. 상기 HVN- 불순물 영역(232)은 N+형 불순물 영역(231)과 접하도록 형성되어 플로팅 접합 영역(230)을 형성하고, 다른 HVN- 불순물 영역(233)은 비트 라인 접합 영역중의 N-형 저농도 불순물 영역을 형성한다.
본 실시예에서 HVN- 불순물 영역(232, 233)을 형성하기 위한 이온 주입은 인 이온을 90keV 의 주입 에너지, 5.0×1012내지 9.0×1012원자/cm2의 주입량으로 주입하는 것이 바람직하다. 이러한 주입 조건으로 형성된 HVN- 불순물 영역(232, 233)은 고전압 저농도 불순물 영역으로서 이후에 형성될 공통 소오스 영역 및 비트 라인 접합 영역중의 N+형 불순물 영역보다 더 깊게 형성된다. HVN- 불순물 영역(232, 233)을 형성한 후에는 레지스트막(320)을 제거한다.
도 13을 참조하면, 상기 결과물이 형성된 기판 전면에 스페이서용 절연막을 증착한 후 이방성 건식 에칭하여 메모리 트랜지스터 게이트(240)와 선택 트랜지스터 게이트(250)의 양 측벽에 측벽 스페이서(215)를 형성한다. 그 다음에, 레지스트막(330)을 도포하고 패터닝하여, 공통 소오스 영역이 될 부분과 비트 라인 접합 영역중 N+ 불순물 영역이 될 부분의 반도체 기판(200)을 노출시킨다. 그 후, 상기 레지스트막(330)을 마스크로 사용하여 N+ 이온주입을 행함으로써 공통 소오스 영역(238)을 이루는 N+형 불순물 영역(235)과 비트 라인 접합 영역(239) 중의 N+형 불순물 영역(236)을 형성한다. 그 후에는 상기 결과물상에 두꺼운 절연막을 형성한 다음 N+ 불순물 영역(236)이 노출되도록 콘택홀을 형성하고, 콘택홀을 도전성 물질로 채워 비트 라인 콘택을 형성한다(도시 안됨).
본 실시예에서 N+형 불순물 영역(235, 236)을 형성하기 위한 이온 주입은 비소 이온을 50 keV의 주입 에너지, 1.0×1015내지 5.0×1015원자/cm2의 주입량으로 주입하는 것이 바람직하다.
본 실시예에서 공통 소오스 영역(238)은 N+형 불순물 영역(235)만으로 이루어진 단일 접합 구조로 되어 있으며, 비트 라인 접합 영역(239)은 HVN- 불순물 영역(233) 내에 N+형 불순물 영역(236)이 얕은 깊이로 형성된 DD(이중 접합) 구조로 되어 있다. 또한, 공통 소오스 영역을 이루는 N+형 불순물 영역(235)과 비트 라인 접합 영역중의 N+ 불순물 영역(236)은 동일한 주입 조건으로 형성되며, 그 접합 깊이는 HVN- 불순물 영역(231, 233)보다 얕다.
따라서, N+형 불순물 영역(235)만으로 구성된 단일 접합 구조의 공통 소오스 영역(238)에서는 종래의 DD 또는 LDD 구조의 공통 소오스 영역에 비하여 플로팅 접합 영역(230)으로의 사이드 확산이 감소하게 된다. 이에 따라 셀 크기의 증가 없이 유효 채널 길이를 증가시킬 수 있으므로 문턱 전압의 산포 불량을 개선할 수 있게 된다. 또한 이이피롬 소자의 동작시 공통 소오스 영역(238)에 0V를 인가하거나 공통 소오스 영역(238)을 플로팅시켜줄 뿐 고전압이 인가되는 경우가 없기 때문에, 따로 LDD 또는 DD 구조를 채택하지 않아도 양호한 이이피롬 동작 특성을 나타낼 수 있다.
한편, 도 3b의 단면 구조를 갖는 이이피롬 셀의 제조 방법은 선택 트랜지스터 게이트(50)에는 플로팅 게이트가 형성되지 않는다는 점에서 전술한 이이피롬 셀의 제조 방법과 다르다. 즉, 도 3b의 이이피롬 셀을 제조하기 위해서, 도 11의 공정 진행시 제 1 도전층(242)이 터널 절연막을 포함하는 제 1 절연막 부분 상에만 남도록 에칭하여 메모리 트랜지스터 게이트(240)에만 플로팅 게이트(242a)를 형성하고, 선택 트랜지스터 게이트(250)에는 플로팅 게이트가 형성되지 않도록 한다. 나머지 공정은 전술한 바와 같다.
도 14 내지 도 17은 도 5b에 도시된 본 발명의 또다른 실시예에 따른 이이피롬 셀을 제조하는 방법을 설명하기 위한 단면도들이다. 본 실시예에서도 도 6 내지 도 10의 제조 공정을 거치게 된다.
도 14에 도시된 바와 같이, 도 6 내지 도 10의 공정을 행하여 형성된 터널 절연막(214)을 포함한 제 1 절연막(216), 제 1 도전층(241) 및 게이트간 절연막(242)의 적층물 상에 제 2 도전층(243)을 형성한다. 도면상에는 도시되지 않았으나 게이트간 절연막(242)을 형성하기 전에 제 1 도전층의 센스 라인 방향의폭(도 5a에서 X-X' 선에 수직한 플로팅 게이트(241a)의 폭)을 한정하도록 제 1 도전층(242)을 선택적으로 에칭한다.
도 15를 참조하면, 제 1 도전층(241), 게이트간 절연막(242) 및 제 2 도전층을 선택적으로 에칭하여 메모리 트랜지스터의 플로팅 게이트(241a), 게이트간 절연막(242a) 및 센스 라인(243a)과, 선택 트랜지스터의 플로팅 게이트(241b), 게이트간 절연막(242b) 및 워드 라인(243b)을 형성한다. 상기 제 2 도전층(243)으로는 폴리실리콘 또는 WSix등의 폴리사이드막을 사용하는 것이 바람직하다. 이에 따라 플로팅 게이트(241a), 게이트간 절연막(242a) 및 센스 라인(243a)이 동일한 폭으로 적층됨으로써 형성된 자기 정렬 스택 구조를 갖는 메모리 트랜지스터 게이트(240)가 형성되며, 플로팅 게이트(241b), 게이트간 절연막(242b) 및 워드 라인(243b)이 동일한 폭으로 적층됨으로써 형성된 자기 정렬 스택 구조를 갖는 선택 트랜지스터 게이트(250)가 형성된다.
도 16을 참조하면, 메모리 트랜지스터 게이트(240)와 선택 트랜지스터 게이트(250)가 형성된 반도체 기판(200) 상에 레지스트막(320)을 도포하고 패터닝하여, 플로팅 접합 영역 및 비트 라인 접합 영역이 형성될 부분의 제 1 절연막(216)을 노출시킨다. 그 다음, 상기 레지스트막(320)을 마스크로 사용하여 HVN- 이온주입을 행함으로써 HVN- 불순물 영역(232, 233)을 형성한다. 상기 HVN- 불순물 영역(232)은 N+형 불순물 영역(231)과 접하도록 형성되어 플로팅 접합 영역을 형성하고, 다른 HVN- 불순물 영역(233)은 비트 라인 접합 영역중의 N-형 저농도 불순물 영역을형성한다.
본 실시예에서 HVN- 불순물 영역(232, 233)을 형성하기 위한 이온 주입은 인 이온을 80 내지 90keV 의 주입 에너지, 1.0×1012내지 5.0×1013원자/cm2의 주입량으로 주입한다. 이러한 주입 조건으로 형성된 HVN- 불순물 영역(232, 233)은 고전압 저농도 불순물 영역으로서 이후에 형성될 공통 소오스 영역 및 비트 라인 접합 영역중의 N+형 불순물 영역보다 더 깊게 형성된다. HVN- 불순물 영역(232, 233)을 형성한 후에는 레지스트막(320)을 제거한다.
도 17을 참조하면, 상기 결과물이 형성된 기판 전면에 스페이서용 절연막을 증착한 후 이방성 건식 에칭하여 메모리 트랜지스터 게이트(240)와 선택 트랜지스터 게이트(250)의 양 측벽에 측벽 스페이서(215)를 형성한다. 그 다음에, 레지스트막(330)을 도포하고 패터닝하여, 공통 소오스 영역이 될 부분과 비트 라인 접합 영역중 N+ 불순물 영역이 될 부분의 반도체 기판(200)을 노출시킨다. 그 후, 상기 레지스트막(330)을 마스크로 사용하여 N+ 이온주입을 행함으로써 공통 소오스 영역(238)을 이루는 N+형 불순물 영역(235)과 비트 라인 접합 영역(239) 중의 N+형 불순물 영역(236)을 형성한다. 그 후에는 상기 결과물상에 두꺼운 절연막을 형성한 다음 N+ 불순물 영역(236)이 노출되도록 콘택홀을 형성하고, 콘택홀을 도전성 물질로 채워 비트 라인 콘택을 형성한다(도시 안됨).
본 실시예에서 N+형 불순물 영역(235, 236)을 형성하기 위한 이온 주입은 비소 이온을 40 내지 60 keV의 주입 에너지, 1.0×1015내지 5.0×1015원자/cm2의 주입량으로 주입한다.
본 실시예에서 공통 소오스 영역(238)은 N+형 불순물 영역(235)만으로 이루어진 단일 접합 구조로 되어 있으며, 비트 라인 접합 영역(239)은 HVN- 불순물 영역(233) 내에 N+형 불순물 영역(236)이 얕은 깊이로 형성된 DD(이중 접합) 구조로 되어 있다. 또한, 공통 소오스 영역을 이루는 N+형 불순물 영역(235)과 비트 라인 접합 영역중의 N+ 불순물 영역(236)은 동일한 주입 조건으로 형성되며, 그 접합 깊이는 HVN- 불순물 영역(231, 233)보다 얕다.
이상 설명한 본 발명의 실시예들에서는 공통 소오스 영역을 이루는 N+형 불순물 영역(235)과 비트 라인 접합 영역중의 N+형 불순물 영역(236)이 동시에 형성되었으나, 공통 소오스 영역을 이루는 N+형 불순물 영역(235)이 먼저 형성되고 비트 라인 접합 영역중의 HVN- 불순물 영역(233)이 노출되도록 콘택홀(도시 안됨)이 형성된 후에 이 콘택홀을 통해 이온 주입하여 비트 라인 접합 영역(239)의 N+형 불순물 영역(236)이 형성될 수도 있다. 이와 같이 콘택홀 형성 후에 N+형 불순물 영역(236)을 형성함으로써 비트 라인 콘택과 비트 라인 접합 영역의 정렬 불량(mis-alignment)을 방지할 수 있다.
상술한 바와 같이 본 발명의 이이피롬 소자 및 그 제조 방법에 따르면, 공통 소오스 영역(238)은 HVN- 불순물 영역(232, 233)보다 얕은 접합 깊이를 가지며 N+형 불순물 영역(235)만으로 된 단일 접합 구조로 되어 있기 때문에, 플로팅 접합 영역(230)으로의 사이드 확산이 감소하게 된다. 이에 따라 셀 크기의 증가 없이유효 채널 길이를 증가시킬 수 있으므로 문턱 전압의 산포 불량을 개선할 수 있으며, 이이피롬 소자의 크기를 더욱 축소시킬 수 있게 된다.

Claims (20)

  1. 제 1 도전형을 가진 반도체 기판 상에 형성된 터널 절연막을 포함하는 메모리 트랜지스터용 게이트 절연막;
    상기 메모리 트랜지스터용 게이트 절연막 상에 형성된 메모리 트랜지스터 게이트;
    상기 메모리 트랜지스터 게이트와 이격되어 상기 반도체 기판 상에 형성된 선택 트랜지스터용 게이트 절연막;
    상기 선택 트랜지스터용 게이트 절연막 상에 형성된 선택 트랜지스터 게이트;
    상기 터널 절연막 하부의 상기 반도체 기판 내에 형성된 제 2 도전형의 플로팅 접합 영역;
    상기 플로팅 접합 영역과 이격되어 상기 메모리 트랜지스터 게이트의 일측의 상기 반도체 기판 내에 형성된 상기 제 2 도전형의 공통 소오스 영역; 및
    상기 플로팅 접합 영역과 이격되어 상기 선택 트랜지스터 게이트의 일측의 상기 반도체 기판 내에 형성된 상기 제 2 도전형의 비트 라인 접합 영역을 포함하고,
    상기 공통 소오스 영역은 제 1 도핑 농도의 단일 접합 영역만으로 이루어져있으며, 상기 공통 소오스 영역의 접합 깊이는 상기 플로팅 접합 영역 및 상기 비트 라인 접합 영역의 접합 깊이보다 더 얕은 것을 특징으로 하는 이이피롬 소자.
  2. 제1항에 있어서, 상기 플로팅 접합 영역은 제 2 도핑 농도의 불순물 영역과 이에 접하는 제 3 도핑 농도의 불순물 영역으로 이루어져 있고, 상기 제 1 도핑 농도 및 상기 제 2 도핑 농도는 상기 제 3 도핑 농도보다 높은 것을 특징으로 하는 이이피롬 소자.
  3. 제2항에 있어서, 상기 플로팅 접합 영역 내의 상기 제 2 도핑 농도의 불순물 영역 및 상기 제 3 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역의 접합 깊이보다 깊은 것을 특징으로 하는 이이피롬 소자.
  4. 제2항에 있어서, 상기 비트 라인 불순물 영역은 상기 제 1 도핑 농도를 가지는 불순물 영역 및 상기 제 3 농도를 가지는 불순물 영역의 이중 접합 구조로 된 것을 특징으로 하는 이이피롬 소자.
  5. 제4항에 있어서, 상기 비트 라인 접합 영역 내의 상기 제 3 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역보다 깊고 상기 비트 라인 접합 영역 내의 상기 제 1 도핑 농도의 불순물 영역의 접합 깊이는 상기 공통 소오스 영역의 접합 깊이와 같은 것을 특징으로 하는 이이피롬 소자.
  6. 제1항에 있어서, 상기 메모리 트랜지스터 게이트는 플로팅 게이트, 게이트간 절연막 및 센스 라인을 순차 적층하여 이루어진 것을 특징으로 하는 이이피롬 소자.
  7. 제6항에 있어서, 상기 플로팅 게이트는 폴리실리콘막으로 이루어지고, 상기 게이트간 절연막은 SiO2또는 ONO으로 이루어지고, 상기 센스 라인은 폴리실리콘막 또는 폴리사이드막으로 이루어진 것을 특징으로 하는 이이피롬 소자.
  8. 제1항에 있어서, 상기 선택 트랜지스터 게이트는 상기 선택 트랜지스터용 게이트 절연막 상에 형성된 단일의 워드 라인으로 이루어진 것을 특징으로 하는 이이피롬 소자.
  9. 제8항에 있어서, 상기 선택 트랜지스터를 이루는 단일의 워드 라인은 폴리실리콘막 또는 폴리사이드막으로 이루어진 것을 특징으로 하는 이이피롬 소자.
  10. 제1항에 있어서, 상기 선택 트랜지스터 게이트는 플로팅 게이트, 게이트간 절연막 및 워드 라인을 순차 적층하여 이루어진 것을 특징으로 하는 이이피롬 소자.
  11. 제10항에 있어서, 상기 메모리 트랜지스터 게이트 및 상기 선택 트랜지스터 게이트는 자기 정렬 스택 구조로 된 것을 특징으로 하는 이이피롬 소자.
  12. 제1항에 있어서, 상기 터널 절연막은 SiO2또는 SiON으로 이루어진 것을 특징으로 하는 이이피롬 소자.
  13. 제1항에 있어서, 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형이고, 상기 플로팅 접합 영역은 N+형 불순물 영역과 HVN-형 불순물 영역이 서로 접하여 형성된 영역이고, 상기 비트 라인 접합 영역은 N+형 불순물 영역과 HVN-형 불순물 영역의 이중 접합 영역이고, 상기 공통 소오스 영역은 N+형 불순물 영역의 단일 접합 영역인 것을 특징으로 하는 이이피롬 소자.
  14. (a) 활성 영역과 비활성 영역이 한정된 반도체 기판 상에 제 1 절연막을 형성하는 단계;
    (b) 플로팅 접합 영역이 형성될 상기 반도체 기판 부분에 제 1 도핑 농도의 불순물 영역을 형성하는 단계;
    (c) 상기 제 1 도핑 농도의 불순물 영역 상부에 얇은 터널 절연막을 형성하는 단계;
    (d) 상기 터널 절연막을 포함하는 제 1 절연막 부분 상에 메모리 트랜지스터 게이트를 형성하고, 상기 메모리 트랜지스터 게이트와 이격되어 상기 제 1 절연막 상에 선택 트랜지스터 게이트를 형성하는 단계;
    (e) 상기 반도체 기판 내에 상기 제 1 도핑 농도의 불순물 영역과 접하도록 상기 제 1 도핑 농도보다 낮은 제 2 도핑 농도의 고전압 불순물 영역을 형성하여 플로팅 접합 영역을 형성함과 동시에, 상기 제 2 도핑 농도의 고전압 불순물 영역과 이격되어 상기 선택 트랜지스터 게이트의 일측에 비트 라인 형성을 위한 상기 제 2 도핑 농도의 고전압 불순물 영역을 형성하는 단계; 및
    (f) 상기 제 1 도핑 농도의 불순물 영역과 이격되어 상기 메모리 트랜지스터 게이트의 일측에 상기 제 2 도핑 농도보다 높은 제 3 도핑 농도의 불순물 영역을 형성하여 상기 제 3 도핑 농도의 불순물 영역만으로 이루어진 공통 소오스 영역을 형성하고, 상기 비트 라인 형성을 위한 제 2 도핑 농도의 고전압 불순물 영역 내에 상기 제 3 도핑 농도의 불순물 영역을 형성하여 비트 라인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  15. 제14항에 있어서, 상기 (d) 단계에서 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트를 형성하는 방법은
    상기 제 1 절연막상에 제 1 도전층과 게이트간 절연막을 형성하는 단계;
    상기 제 1 도전층과 게이트간 절연막을 선택적으로 에칭하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트를 포함하여 상기 제 1 절연막 상에 제 2 도전층을 형성하는 단계; 및
    상기 제 2 도전층을 선택적으로 에칭하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트 상에 센스 라인을 형성하고, 상기 제 1 절연막 상에 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  16. 제15항에 있어서, 상기 메모리 트랜지스터의 플로팅 게이트를 형성하는 단계에서, 상기 선택 트랜지스터 게이트의 플로팅 게이트를 동시에 형성하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  17. 제14항에 있어서, 상기 (d) 단계에서 상기 메모리 트랜지스터 게이트와 상기 선택 트랜지스터 게이트를 형성하는 방법은
    상기 제 1 절연막상에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층을 선택적으로 에칭하여 상기 제 1 도전층의 센스 라인 방향의 폭을 한정하는 단계;
    상기 결과물 상에 게이트간 절연막 및 제 2 도전층을 형성하는 단계;
    상기 제 1 도전층, 게이트간 절연막 및 제 2 도전층을 선택적으로 에칭하여 자기 정렬 스택 구조를 갖는 상기 메모리 트랜지스터 게이트의 플로팅 게이트, 게이트간 절연막 및 센스 라인의 적층물 및 자기 정렬 스택 구조를 갖는 상기 선택 트랜지스터 게이트의 플로팅 게이트, 게이트간 절연막 및 워드 라인의 적층물을 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  18. 제14항에 있어서, 상기 (e) 단계와 상기 (f) 단계 사이에 상기 메모리 트랜지스터 게이트의 측벽 및 상기 선택 트랜지스터 게이트의 측벽에 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  19. 제14항에 있어서, 상기 (f) 단계에서 공통 소오스 영역을 위한 상기 제 3 도핑 농도의 불순물 영역과 비트 라인 영역을 위한 상기 제 3 도핑 농도의 불순물 영역은 동시에 형성되는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
  20. 제14항에 있어서, 상기 (f) 단계에서 공통 소오스 영역을 위한 상기 제 3 도핑 농도의 불순물 영역을 형성한 후, 비트 라인 콘택을 위한 콘택홀을 형성한 다음에 상기 콘택홀을 통해 이온 주입하여 비트 라인 접합 영역을 위한 상기 제 3 도핑 농도의 불순물 영역을 형성하는 것을 특징으로 하는 이이피롬 소자의 제조 방법.
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