JP3556079B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高電圧トランジスタ（ＭＯＳトランジスタ）を備えたＥＥＰＲＯＭの製造方法が、例えば米国特許第４，８５１，３６１号に記載されている。この従来法によれば、半導体基板にアクティブ領域を形成し、メモリ回路の薄いトンネル領域を形成した後、第１のポリシリコン層を半導体基板の全面に堆積する。次いで、第１のポリシリコン層を加工してメモリ回路のフローティングゲート電極を形成する。さらに、容量絶縁膜、高電圧トランジスタのゲート酸化膜、およびロジック回路部分のゲート酸化膜を生成した後、酸化膜の全面に第２のポリシリコン層を堆積し、この第２のポリシリコン層を加工してメモリ回路のコントロールゲートと高電圧トランジスタのゲート電極およびロジック回路のゲート電極を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のような、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が混載されている半導体装置の従来の製造方法では、堆積された第２のポリシリコン層には第１のポリシリコン層による段差が生じており、第２のポリシリコン層のエッチング加工時に、第１のポリシリコン層の段差側壁部に堆積した第２のポリシリコンを除去する必要があり、従って、過剰なエッチングを行ってサイドエッチが生じるように条件を設定しなければならない。しかし、この場合、第２のポリシリコン層で形成するゲートの寸法精度が低下し、微細なゲートの形成が困難である。
【０００４】
また、高電圧トランジスタのゲート酸化膜とロジック回路部のゲート酸化膜を同時に形成するため、ゲート酸化膜を比較的厚く形成する必要があり、ロジック回路部の微細化が困難である。そのために、高電圧ＭＯＳトランジスタのゲート酸化膜に比較的厚い酸化膜を形成し、ロジック回路部のゲート酸化膜を薄く形成する方法も考えられるが、この方法では工程が増加するので好ましくない。
【０００５】
従って、本発明は、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が混載されている半導体装置の製造方法において、製造工程を増やすことなく、ロジック回路部ではより微細なゲート電極を形成する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体装置の製造方法は、少なくともトンネル酸化膜を含むスタックゲート部と高電圧トランジスタを有するメモリ回路とロジック回路とを備える半導体装置の製造方法において、前記メモリー回路のトンネル酸化膜と高電圧トランジスタのゲート部の酸化膜および前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を形成する工程、形成された酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記スタックゲート部のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコン層を形成する工程、該第２のポリシリコン層上に第１の金属シリサイド層を形成する工程、該第１の金属シリサイド層上に第２の絶縁膜を形成する工程、前記メモリー回路のスタックゲート部に相当する部分以外の前記第２の絶縁膜と前記第１の金属シリサイド層と前記第２のポリシリコン層および前記第１絶縁層を除去して前記メモリー回路のスタックゲート部の上部構造を形成する工程、前記メモリー回路のスタックゲート部の上部構造にサイドウォールを形成する工程、露出された第１のポリシリコン層上に第２の金属シリサイド層を形成する工程、該第２の金属シリサイド層上に第３の絶縁層を形成する工程、前記第３の絶縁層と前記第２金属シリサイドおよび前記第１のポリシリコン層をパターンエッチして前記メモリー回路の高電圧トランジスタのゲート部と前記ロジック回路のゲート部を形成し、その際、前記スタックゲート部の上部構造をマスクとして下部の第１のポリシリコン層をエッチングすることによってスタックゲート部のフローティングゲートを自己整合的に形成する工程を有することを特徴とする。
【０００７】
ここで、好適には前記トンネル酸化膜と前記ＭＯＳトランジスタのゲート酸化膜を同時に形成する。
【００１３】
さらに本発明による半導体装置の製造方法は、メモリー回路とキャパシタおよび抵抗とロジック回路とを有する半導体装置の製造方法において、前記メモリ回路のトンネル酸化膜と前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を同時に形成する工程、前記酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記メモリ回路のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコンを形成する工程、該第２のポリシリコン層上に第２の絶縁膜を形成する工程、前記メモリ回路の所望の領域と前記キャパシタの上部電極領域を残して前記第２の絶縁膜と前記第２のポリシリコン層および前記第１の絶縁膜を除去する工程、全面に第３の絶縁膜を形成する工程、該第３の絶縁膜の前記キャパシタの下部電極領域と前記抵抗の領域の部分を残してその他の部分を除去する工程、および全面を異方性エッチングして前記メモリ回路のスタックゲートのサイドウォールを形成する工程を有することを特徴とする。
【００１４】
【発明の実施の形態】
図１〜図８を参照して本発明の半導体装置の製造方法の一実施形態を説明する。この方法は、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の製造方法である。メモリ回路はトンネル酸化膜上にフローティングゲートとコントロールゲートが絶縁膜を介して積層されたスタックゲートと希望するスタックゲートを選択する高電圧トランジスタから成る選択ゲートとを有し、トンネル酸化膜を通して強制的に電荷を注入することによって、スタックゲートのトランジスタのしきい値電圧を制御してデータを記憶する。別途、高電圧トランジスタから成る高電圧を発生し、さらに制御する回路を内蔵する場合もある。本発明の方法は、ゲートの形成法に特に特徴があるので、アクティブ領域における公知のチャネル、ソース、ドレインなどの形成については説明を省略する。
【００１５】
図１に示すように、半導体基板１の表面にフィールド酸化膜２および比較的厚いゲート酸化膜３を熱酸化によって形成する。フィールド酸化膜の厚さは４５００Å、ゲート酸化膜の厚さは、例えば４１５Åである。この段階で、図示を省略するが、メモリ回路のスタックゲートのソース、ドレインおよびスタックゲート、選択ゲートおよびＭＯＳトランジスタのチャネル領域はすでに形成されている。次いで、マスクを用いてゲート酸化膜のうち、メモリ回路のトンネル酸化膜に相当する位置およびロジック回路のゲート酸化膜に相当する位置の酸化膜をエッチング除去し、さらに、トンネル酸化膜４およびＭＯＳトランジスタのゲート酸化膜５をそれぞれ１００Åの厚さに形成する。図１において、領域Ｉはメモリ回路の領域であり、領域ＩＩはＭＯＳトランジスタの領域である。次に、図２に示すように、基板の全面に第１のポリシリコン層６を堆積する。次に、メモリ回路のフローティングゲートを構成する第１のポリシリコン層を分離する。図３は、図１、図２と直角方向の断面図で、第１のポリシリコン層の所定の位置をエッチングして溝を形成し、溝の底部にフィールド酸化膜２が露出した様子を示したものである。次いで、図４に示すように、第１のポリシリコン層６上に第１の絶縁膜７をＳｉＯ２ 、Ｓｉ３ Ｎ４ 、ＳｉＯ２ の３層構成として形成し、その上に図５に示すように、第２のポリシリコン層８を堆積する。図６はその状態での図３と同じ方向の断面図である。図７は、第２のポリシリコン層８の全面に第２の絶縁膜１０を形成し、さらに、メモリ回路のスタックゲートに相当する部分にマスクを設け、反応性イオンエッチングによって第２の絶縁層と第２のポリシリコン層および第１の絶縁膜のその他の部分をエッチング除去して第２のポリシリコン層（コントロールゲート）１１を形成した様子を示す。次いで、第３の絶縁膜１２を堆積し、全面を反応性イオンエッチングすることでコントロールゲート１１の側部にサイドウォール１３を形成し、このサイドウォールを利用して第１のポリシリコン層をエッチングすることにより、メモリ回路のスタックゲート９の一部をなすフローティングゲート１４を自己整合的に形成する。さらに、第４の絶縁膜１５を堆積し、メモリセルの選択ゲートおよびＭＯＳトランジスタの電極に相当する部分にマスクを設け、第４の絶縁層１５をエッチングすることにより、メモリ回路の選択ゲート１６およびＭＯＳトランジスタのゲート電極１７を形成する。そして、選択ゲートおよびＭＯＳトランジスタのソースとドレインを公知の方法によって形成する。このようにして作製された半導体装置を図８に示す。
【００１６】
メモリ回路のフローティングゲート１４を自己整合的に形成するには、図９に示すように、コントロールゲート１１をマスクとして第１のポリシリコン層をエッチングしてフローティングゲート１４を形成することもできる。
【００１７】
本発明によれば、上述したように、ＭＯＳトランジスタのゲート酸化膜をメモリ回路のスタックゲートのトンネル酸化膜とともに薄く形成することができ、さらに、スタックゲートのフローティングゲートを自己整合的に形成するので、工程数を増やすことなく、ゲートの微細化が可能である。
【００１８】
【実施例】
図１０〜図１９を参照して本発明の他の実施形態を説明する。本実施例はメモリ回路とロジック回路のＭＯＳトランジスタと抵抗およびキャパシタを有する半導体装置の製造例である。メモリ回路のゲートおよびＭＯＳトランジスタのゲートの下部の活性領域の形成、チャネルやソース、ドレインの形成については、公知なので説明を省略する。
【００１９】
図１０に示すように、半導体基板２１の表面に厚さ４５００Åのフィールド酸化膜２２および厚さ４１５Åの厚いゲート酸化膜２３を熱酸化によって形成した。この段階で、図示を省略するが、メモリ回路のスタックゲートのソース、ドレインおよびスタックゲート、選択ゲートおよびＭＯＳトランジスタのチャネル領域はすでに形成されている。次いで、図１１に示すようにホトレジスト２４を用いて、メモリ回路のスタックゲートのトンネル酸化膜およびロジック回路のＭＯＳトランジスタのゲート酸化膜に相当する部分の厚いゲート酸化膜２３をウェットエッチによって除去した。次いで、レジスト２４を除去し、必要な洗浄工程を経て、図１２に示すように厚さ１００Åのトンネル酸化膜およびＭＯＳトランジスタのゲート酸化膜２５を熱酸化によって形成した。そして、図１３に示すように、酸化膜の全面に厚さ２５００Åの第１のポリシリコン層２６をＣＶＤによって形成し、リンをドープして第１のポリシリコン層に所定の伝導性を与えた。その際、生じたリンガラスをフッ酸液を用いて除去した。次いで、先に説明したように、第１のポリシリコン層２６の所定部分をドライエッチングによって除去してフローティングゲートの分離を行った。次に、図１４に示すように、全面に、厚さ１００ÅのＳｉＯ２ 、厚さ１００ÅのＳｉ３ Ｎ４ 、厚さ５０ÅのＳｉＯ２ の３層からなるＯＮＯ膜２７を、ＳｉＯ２ は熱酸化で、Ｓｉ３ Ｎ４ はＣＶＤで形成し、その上に厚さ２５００Åの第２のポリシリコン層２８を形成し、リンをドープして所定の導電性を与えた。その際、表面に生じたリンガラスをフッ酸液を用いて除去した。必要な洗浄工程を経て、第２のポリシリコン層２８の上に第１の金属シリサイド層、本例ではＷシリサイド層２９をスパッタリングによって、厚さ１５００Å形成した。さらに、その上にＣＶＤによって厚さ２３００Åの第１のＳｉＯ２ 膜をＣＶＤによって形成した（以下、ＣＶＤＳｉＯ２ 膜という）。次に、図１５に示すように、メモリ回路のスタックゲートおよびキャパシタを形成するために、所定の位置にホトレジスト３１を設け、ドライエッチングによって第１のＣＶＤＳｉＯ２ 膜３０、第１のＷシリサイド層２９、第２のポリシリコン層２８およびＯＮＯ膜２７を除去した。この段階でスタックゲートの上部構造およびキャパシタのための積層構造が形成される。次いで、図１６に示すように、全面に厚さ１７００Åの第２のＣＶＤＳｉＯ２ 膜３２を形成した。次に、図１７に示すように、キャパシタおよび抵抗に相当する位置にホトレジスト３３を設け、ドライエッチによって第２のＣＶＤＳｉＯ２ 膜３２を除去した。ドライエッチによって、第２のＣＶＤＳｉＯ２ 膜３２が露出しているスタックゲート部の上部構造の側壁にはサイドウォール３４が形成されるが、ホトレジスト３３に被われているキャパシタ部と抵抗部にはサイドウォールは形成されない。次に、レジストを除去し、必要な洗浄工程を経て、図１８に示すように、全面に第２の金属シリサイド層、この例ではＷシリサイド層３５をスパッタリングによって厚さ１５００Å形成し、その上に、厚さ２３００Åの第３のＣＶＤＳｉＯ２ 膜３６をＣＶＤによって形成した。最後に、第３のＣＶＤＳｉＯ２ 膜３６上の、選択ゲートおよびロジック回路のＭＯＳトランジスタのゲートに相当するそれぞれの位置にホトレジストを設け、ドライエッチングして、ホトレジスト下部以外の第３のＣＶＤＳｉＯ２ 膜３６、第２のＷシリサイド層３５、第１のポリシリコン層２６を除去し、ホトレジストを除去した。その結果、図１９に示すように、第１のポリシリコン層（フローティングゲート）２６、ＯＮＯ膜２７、第２のポリシリコン層（コントロールゲート）２８、第１のＷシリサイド層２９および第１のＣＶＤＳｉＯ２ 膜３０からなるスタックゲート３７と第１のポリシリコン層２６、第２のＷシリサイド層３５および第３のＣＶＤＳｉＯ２ 膜３６からなる選択ゲート３８を備えたメモリ回路、第１のポリシリコン層２６、第２のＷシリサイド層３５および第３のＣＶＤＳｉＯ２ 膜３６からなるＭＯＳトランジスタのゲート３９、第１のポリシリコン層２６、ＯＮＯ膜２７、第２のポリシリコン層２８、第１のＷシリサイド層２９、第１のＣＶＤＳｉＯ２ 膜３０、および第２のＣＶＤＳｉＯ２ 膜３２からなるキャパシタ４０、および第１のポリシリコン層２６と第２のＣＶＤＳｉＯ２ 膜３２からなる抵抗４１が同時に形成された。
【００２０】
図１９からわかるように、スタックゲート３７のフローティングゲート（第１のポリシリコン層）２６は、ＯＮＯ膜２７以上の上部構造の側壁に形成されたサイドウォール３４によって、自己整合的に形成された。さらに、選択ゲートおよびＭＯＳトランジスタのソースとドレインを公知の方法によって形成した。図２０に、このようにして作製された半導体装置の断面図を示す。図２０において、ｃｈはチャネル、ｄはドレイン、ｓはソースを示す。なお、図示を省略したが、図９に示した半導体装置の各ゲートの下部のチャネル、ソース、ドレインの構成も図２０と同様である。
【００２１】
図１０〜図１９に示した実施例に変えて、メモリ回路とロジック回路のＭＯＳトランジスタと抵抗およびキャパシタを有する半導体装置の製造に際して、第１および第２の金属シリサイド層を用いず、第１のポリシリコン層２６および第２のポリシリコン層２８を電極とすることができる。すなわち、第１および第２のＷシリサイド層の形成工程なしで、メモリ回路、ＭＯＳトランジスタ、キャパシタおよび抵抗に対応する位置に、図２１に示すような、第１のポリシリコン層２６、ＯＮＯ膜２７、第２のポリシリコン層２８および第１のＣＶＤＳｉＯ２ 膜３０からなる積層構造を作る。図２０は前の実施例の図１５に対応する。次いで、その全体構造上に第２のＣＶＤＳｉＯ２ 膜３２を形成し、図２２に示すように、キャパシタの下部電極領域と抵抗の領域の第２のＣＶＤＳｉＯ２ 膜３２を残した状態で全面を異方性エッチングすることによってスタックゲートの上部構造の側面にサイドウォール３４を形成しても良い。この方法によっても、フローティングゲートを自己整合的に形成することができる。以後の工程は前の実施例と同じである。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、メモリ回路とロジック回路を有する半導体装置の製造に際し、ロジック回路のゲート電極のエッチング時に過剰なエッチングを必要としないため、より微細なゲート電極を形成できる。さらに、メモリ回路のスタックゲートのトンネル酸化膜と、ロジック回路のＭＯＳトランジスタのゲート酸化膜を薄く形成することができ、また、スタックゲートのフローティングゲートを自己整合的に形成できるので、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の寸法精度を高め、微細化を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程を説明する図である。
【図２】本発明の実施例の工程を説明する図である。
【図３】本発明の実施例の工程を説明する図である。
【図４】本発明の実施例の工程を説明する図である。
【図５】本発明の実施例の工程を説明する図である。
【図６】本発明の実施例の工程を説明する図である。
【図７】本発明の実施例の工程を説明する図である。
【図８】本発明の実施例の工程を説明する図である。
【図９】本発明の実施例の工程を説明する図である。
【図１０】本発明の他の実施例の工程を説明する図である。
【図１１】本発明の他の実施例の工程を説明する図である。
【図１２】本発明の他の実施例の工程を説明する図である。
【図１３】本発明の他の実施例の工程を説明する図である。
【図１４】本発明の他の実施例の工程を説明する図である。
【図１５】本発明の他の実施例の工程を説明する図である。
【図１６】本発明の他の実施例の工程を説明する図である。
【図１７】本発明の他の実施例の工程を説明する図である。
【図１８】本発明の他の実施例の工程を説明する図である。
【図１９】本発明の他の実施例の工程を説明する図である。
【図２０】本発明の製造方法による半導体装置の断面図である。
【図２１】本発明のさらに他の実施例の工程を説明する図である。
【図２２】本発明の他の実施例の工程を説明する図である。
【符号の説明】
１ 半導体基板
２ フィールド酸化膜
３ ゲート酸化膜
４ トンネル酸化膜
５ ＭＯＳのゲート酸化膜
６ 第１のポリシリコン層
７ 第１の絶縁膜
８ 第２のポリシリコン層
９ スタックゲート
１０ 第２の絶縁膜
１１ コントロールゲート
１２ 第３の絶縁膜
１３ サイドウォール
１４ フローティングゲート
１５ 第４の絶縁膜
１６ 選択ゲート
１７ ＭＯＳトランジスタのゲート
２１ 半導体基板
２２ フィールド酸化膜
２３ ゲート酸化膜
２４ ホトレジスト
２５ トンネル酸化膜およびＭＯＳのゲート酸化膜
２６ 第１のポリシリコン層
２７ ＯＮＯ膜
２８ 第２のポリシリコン層
２９ 第１の金属シリサイド層
３０ 第１のＣＶＤＳｉＯ２ 膜
３１ ホトレジスト
３２ 第２のＣＶＤＳｉＯ２ 膜
３３ ホトレジスト
３４ サイドウォール
３５ 第２の金属シリサイド層
３６ 第３のＣＶＤＳｉＯ２ 膜
３７ スタックゲート
３８ 選択ゲート
３９ ＭＯＳトランジスタのゲート
４０ キャパシタ
４１ 抵抗
【発明の属する技術分野】
本発明は半導体装置、特にＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高電圧トランジスタ（ＭＯＳトランジスタ）を備えたＥＥＰＲＯＭの製造方法が、例えば米国特許第４，８５１，３６１号に記載されている。この従来法によれば、半導体基板にアクティブ領域を形成し、メモリ回路の薄いトンネル領域を形成した後、第１のポリシリコン層を半導体基板の全面に堆積する。次いで、第１のポリシリコン層を加工してメモリ回路のフローティングゲート電極を形成する。さらに、容量絶縁膜、高電圧トランジスタのゲート酸化膜、およびロジック回路部分のゲート酸化膜を生成した後、酸化膜の全面に第２のポリシリコン層を堆積し、この第２のポリシリコン層を加工してメモリ回路のコントロールゲートと高電圧トランジスタのゲート電極およびロジック回路のゲート電極を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のような、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が混載されている半導体装置の従来の製造方法では、堆積された第２のポリシリコン層には第１のポリシリコン層による段差が生じており、第２のポリシリコン層のエッチング加工時に、第１のポリシリコン層の段差側壁部に堆積した第２のポリシリコンを除去する必要があり、従って、過剰なエッチングを行ってサイドエッチが生じるように条件を設定しなければならない。しかし、この場合、第２のポリシリコン層で形成するゲートの寸法精度が低下し、微細なゲートの形成が困難である。
【０００４】
また、高電圧トランジスタのゲート酸化膜とロジック回路部のゲート酸化膜を同時に形成するため、ゲート酸化膜を比較的厚く形成する必要があり、ロジック回路部の微細化が困難である。そのために、高電圧ＭＯＳトランジスタのゲート酸化膜に比較的厚い酸化膜を形成し、ロジック回路部のゲート酸化膜を薄く形成する方法も考えられるが、この方法では工程が増加するので好ましくない。
【０００５】
従って、本発明は、ＥＥＰＲＯＭ等のメモリ回路とロジック回路が混載されている半導体装置の製造方法において、製造工程を増やすことなく、ロジック回路部ではより微細なゲート電極を形成する方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体装置の製造方法は、少なくともトンネル酸化膜を含むスタックゲート部と高電圧トランジスタを有するメモリ回路とロジック回路とを備える半導体装置の製造方法において、前記メモリー回路のトンネル酸化膜と高電圧トランジスタのゲート部の酸化膜および前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を形成する工程、形成された酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記スタックゲート部のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコン層を形成する工程、該第２のポリシリコン層上に第１の金属シリサイド層を形成する工程、該第１の金属シリサイド層上に第２の絶縁膜を形成する工程、前記メモリー回路のスタックゲート部に相当する部分以外の前記第２の絶縁膜と前記第１の金属シリサイド層と前記第２のポリシリコン層および前記第１絶縁層を除去して前記メモリー回路のスタックゲート部の上部構造を形成する工程、前記メモリー回路のスタックゲート部の上部構造にサイドウォールを形成する工程、露出された第１のポリシリコン層上に第２の金属シリサイド層を形成する工程、該第２の金属シリサイド層上に第３の絶縁層を形成する工程、前記第３の絶縁層と前記第２金属シリサイドおよび前記第１のポリシリコン層をパターンエッチして前記メモリー回路の高電圧トランジスタのゲート部と前記ロジック回路のゲート部を形成し、その際、前記スタックゲート部の上部構造をマスクとして下部の第１のポリシリコン層をエッチングすることによってスタックゲート部のフローティングゲートを自己整合的に形成する工程を有することを特徴とする。
【０００７】
ここで、好適には前記トンネル酸化膜と前記ＭＯＳトランジスタのゲート酸化膜を同時に形成する。
【００１３】
さらに本発明による半導体装置の製造方法は、メモリー回路とキャパシタおよび抵抗とロジック回路とを有する半導体装置の製造方法において、前記メモリ回路のトンネル酸化膜と前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を同時に形成する工程、前記酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記メモリ回路のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコンを形成する工程、該第２のポリシリコン層上に第２の絶縁膜を形成する工程、前記メモリ回路の所望の領域と前記キャパシタの上部電極領域を残して前記第２の絶縁膜と前記第２のポリシリコン層および前記第１の絶縁膜を除去する工程、全面に第３の絶縁膜を形成する工程、該第３の絶縁膜の前記キャパシタの下部電極領域と前記抵抗の領域の部分を残してその他の部分を除去する工程、および全面を異方性エッチングして前記メモリ回路のスタックゲートのサイドウォールを形成する工程を有することを特徴とする。
【００１４】
【発明の実施の形態】
図１〜図８を参照して本発明の半導体装置の製造方法の一実施形態を説明する。この方法は、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の製造方法である。メモリ回路はトンネル酸化膜上にフローティングゲートとコントロールゲートが絶縁膜を介して積層されたスタックゲートと希望するスタックゲートを選択する高電圧トランジスタから成る選択ゲートとを有し、トンネル酸化膜を通して強制的に電荷を注入することによって、スタックゲートのトランジスタのしきい値電圧を制御してデータを記憶する。別途、高電圧トランジスタから成る高電圧を発生し、さらに制御する回路を内蔵する場合もある。本発明の方法は、ゲートの形成法に特に特徴があるので、アクティブ領域における公知のチャネル、ソース、ドレインなどの形成については説明を省略する。
【００１５】
図１に示すように、半導体基板１の表面にフィールド酸化膜２および比較的厚いゲート酸化膜３を熱酸化によって形成する。フィールド酸化膜の厚さは４５００Å、ゲート酸化膜の厚さは、例えば４１５Åである。この段階で、図示を省略するが、メモリ回路のスタックゲートのソース、ドレインおよびスタックゲート、選択ゲートおよびＭＯＳトランジスタのチャネル領域はすでに形成されている。次いで、マスクを用いてゲート酸化膜のうち、メモリ回路のトンネル酸化膜に相当する位置およびロジック回路のゲート酸化膜に相当する位置の酸化膜をエッチング除去し、さらに、トンネル酸化膜４およびＭＯＳトランジスタのゲート酸化膜５をそれぞれ１００Åの厚さに形成する。図１において、領域Ｉはメモリ回路の領域であり、領域ＩＩはＭＯＳトランジスタの領域である。次に、図２に示すように、基板の全面に第１のポリシリコン層６を堆積する。次に、メモリ回路のフローティングゲートを構成する第１のポリシリコン層を分離する。図３は、図１、図２と直角方向の断面図で、第１のポリシリコン層の所定の位置をエッチングして溝を形成し、溝の底部にフィールド酸化膜２が露出した様子を示したものである。次いで、図４に示すように、第１のポリシリコン層６上に第１の絶縁膜７をＳｉＯ２ 、Ｓｉ３ Ｎ４ 、ＳｉＯ２ の３層構成として形成し、その上に図５に示すように、第２のポリシリコン層８を堆積する。図６はその状態での図３と同じ方向の断面図である。図７は、第２のポリシリコン層８の全面に第２の絶縁膜１０を形成し、さらに、メモリ回路のスタックゲートに相当する部分にマスクを設け、反応性イオンエッチングによって第２の絶縁層と第２のポリシリコン層および第１の絶縁膜のその他の部分をエッチング除去して第２のポリシリコン層（コントロールゲート）１１を形成した様子を示す。次いで、第３の絶縁膜１２を堆積し、全面を反応性イオンエッチングすることでコントロールゲート１１の側部にサイドウォール１３を形成し、このサイドウォールを利用して第１のポリシリコン層をエッチングすることにより、メモリ回路のスタックゲート９の一部をなすフローティングゲート１４を自己整合的に形成する。さらに、第４の絶縁膜１５を堆積し、メモリセルの選択ゲートおよびＭＯＳトランジスタの電極に相当する部分にマスクを設け、第４の絶縁層１５をエッチングすることにより、メモリ回路の選択ゲート１６およびＭＯＳトランジスタのゲート電極１７を形成する。そして、選択ゲートおよびＭＯＳトランジスタのソースとドレインを公知の方法によって形成する。このようにして作製された半導体装置を図８に示す。
【００１６】
メモリ回路のフローティングゲート１４を自己整合的に形成するには、図９に示すように、コントロールゲート１１をマスクとして第１のポリシリコン層をエッチングしてフローティングゲート１４を形成することもできる。
【００１７】
本発明によれば、上述したように、ＭＯＳトランジスタのゲート酸化膜をメモリ回路のスタックゲートのトンネル酸化膜とともに薄く形成することができ、さらに、スタックゲートのフローティングゲートを自己整合的に形成するので、工程数を増やすことなく、ゲートの微細化が可能である。
【００１８】
【実施例】
図１０〜図１９を参照して本発明の他の実施形態を説明する。本実施例はメモリ回路とロジック回路のＭＯＳトランジスタと抵抗およびキャパシタを有する半導体装置の製造例である。メモリ回路のゲートおよびＭＯＳトランジスタのゲートの下部の活性領域の形成、チャネルやソース、ドレインの形成については、公知なので説明を省略する。
【００１９】
図１０に示すように、半導体基板２１の表面に厚さ４５００Åのフィールド酸化膜２２および厚さ４１５Åの厚いゲート酸化膜２３を熱酸化によって形成した。この段階で、図示を省略するが、メモリ回路のスタックゲートのソース、ドレインおよびスタックゲート、選択ゲートおよびＭＯＳトランジスタのチャネル領域はすでに形成されている。次いで、図１１に示すようにホトレジスト２４を用いて、メモリ回路のスタックゲートのトンネル酸化膜およびロジック回路のＭＯＳトランジスタのゲート酸化膜に相当する部分の厚いゲート酸化膜２３をウェットエッチによって除去した。次いで、レジスト２４を除去し、必要な洗浄工程を経て、図１２に示すように厚さ１００Åのトンネル酸化膜およびＭＯＳトランジスタのゲート酸化膜２５を熱酸化によって形成した。そして、図１３に示すように、酸化膜の全面に厚さ２５００Åの第１のポリシリコン層２６をＣＶＤによって形成し、リンをドープして第１のポリシリコン層に所定の伝導性を与えた。その際、生じたリンガラスをフッ酸液を用いて除去した。次いで、先に説明したように、第１のポリシリコン層２６の所定部分をドライエッチングによって除去してフローティングゲートの分離を行った。次に、図１４に示すように、全面に、厚さ１００ÅのＳｉＯ２ 、厚さ１００ÅのＳｉ３ Ｎ４ 、厚さ５０ÅのＳｉＯ２ の３層からなるＯＮＯ膜２７を、ＳｉＯ２ は熱酸化で、Ｓｉ３ Ｎ４ はＣＶＤで形成し、その上に厚さ２５００Åの第２のポリシリコン層２８を形成し、リンをドープして所定の導電性を与えた。その際、表面に生じたリンガラスをフッ酸液を用いて除去した。必要な洗浄工程を経て、第２のポリシリコン層２８の上に第１の金属シリサイド層、本例ではＷシリサイド層２９をスパッタリングによって、厚さ１５００Å形成した。さらに、その上にＣＶＤによって厚さ２３００Åの第１のＳｉＯ２ 膜をＣＶＤによって形成した（以下、ＣＶＤＳｉＯ２ 膜という）。次に、図１５に示すように、メモリ回路のスタックゲートおよびキャパシタを形成するために、所定の位置にホトレジスト３１を設け、ドライエッチングによって第１のＣＶＤＳｉＯ２ 膜３０、第１のＷシリサイド層２９、第２のポリシリコン層２８およびＯＮＯ膜２７を除去した。この段階でスタックゲートの上部構造およびキャパシタのための積層構造が形成される。次いで、図１６に示すように、全面に厚さ１７００Åの第２のＣＶＤＳｉＯ２ 膜３２を形成した。次に、図１７に示すように、キャパシタおよび抵抗に相当する位置にホトレジスト３３を設け、ドライエッチによって第２のＣＶＤＳｉＯ２ 膜３２を除去した。ドライエッチによって、第２のＣＶＤＳｉＯ２ 膜３２が露出しているスタックゲート部の上部構造の側壁にはサイドウォール３４が形成されるが、ホトレジスト３３に被われているキャパシタ部と抵抗部にはサイドウォールは形成されない。次に、レジストを除去し、必要な洗浄工程を経て、図１８に示すように、全面に第２の金属シリサイド層、この例ではＷシリサイド層３５をスパッタリングによって厚さ１５００Å形成し、その上に、厚さ２３００Åの第３のＣＶＤＳｉＯ２ 膜３６をＣＶＤによって形成した。最後に、第３のＣＶＤＳｉＯ２ 膜３６上の、選択ゲートおよびロジック回路のＭＯＳトランジスタのゲートに相当するそれぞれの位置にホトレジストを設け、ドライエッチングして、ホトレジスト下部以外の第３のＣＶＤＳｉＯ２ 膜３６、第２のＷシリサイド層３５、第１のポリシリコン層２６を除去し、ホトレジストを除去した。その結果、図１９に示すように、第１のポリシリコン層（フローティングゲート）２６、ＯＮＯ膜２７、第２のポリシリコン層（コントロールゲート）２８、第１のＷシリサイド層２９および第１のＣＶＤＳｉＯ２ 膜３０からなるスタックゲート３７と第１のポリシリコン層２６、第２のＷシリサイド層３５および第３のＣＶＤＳｉＯ２ 膜３６からなる選択ゲート３８を備えたメモリ回路、第１のポリシリコン層２６、第２のＷシリサイド層３５および第３のＣＶＤＳｉＯ２ 膜３６からなるＭＯＳトランジスタのゲート３９、第１のポリシリコン層２６、ＯＮＯ膜２７、第２のポリシリコン層２８、第１のＷシリサイド層２９、第１のＣＶＤＳｉＯ２ 膜３０、および第２のＣＶＤＳｉＯ２ 膜３２からなるキャパシタ４０、および第１のポリシリコン層２６と第２のＣＶＤＳｉＯ２ 膜３２からなる抵抗４１が同時に形成された。
【００２０】
図１９からわかるように、スタックゲート３７のフローティングゲート（第１のポリシリコン層）２６は、ＯＮＯ膜２７以上の上部構造の側壁に形成されたサイドウォール３４によって、自己整合的に形成された。さらに、選択ゲートおよびＭＯＳトランジスタのソースとドレインを公知の方法によって形成した。図２０に、このようにして作製された半導体装置の断面図を示す。図２０において、ｃｈはチャネル、ｄはドレイン、ｓはソースを示す。なお、図示を省略したが、図９に示した半導体装置の各ゲートの下部のチャネル、ソース、ドレインの構成も図２０と同様である。
【００２１】
図１０〜図１９に示した実施例に変えて、メモリ回路とロジック回路のＭＯＳトランジスタと抵抗およびキャパシタを有する半導体装置の製造に際して、第１および第２の金属シリサイド層を用いず、第１のポリシリコン層２６および第２のポリシリコン層２８を電極とすることができる。すなわち、第１および第２のＷシリサイド層の形成工程なしで、メモリ回路、ＭＯＳトランジスタ、キャパシタおよび抵抗に対応する位置に、図２１に示すような、第１のポリシリコン層２６、ＯＮＯ膜２７、第２のポリシリコン層２８および第１のＣＶＤＳｉＯ２ 膜３０からなる積層構造を作る。図２０は前の実施例の図１５に対応する。次いで、その全体構造上に第２のＣＶＤＳｉＯ２ 膜３２を形成し、図２２に示すように、キャパシタの下部電極領域と抵抗の領域の第２のＣＶＤＳｉＯ２ 膜３２を残した状態で全面を異方性エッチングすることによってスタックゲートの上部構造の側面にサイドウォール３４を形成しても良い。この方法によっても、フローティングゲートを自己整合的に形成することができる。以後の工程は前の実施例と同じである。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、メモリ回路とロジック回路を有する半導体装置の製造に際し、ロジック回路のゲート電極のエッチング時に過剰なエッチングを必要としないため、より微細なゲート電極を形成できる。さらに、メモリ回路のスタックゲートのトンネル酸化膜と、ロジック回路のＭＯＳトランジスタのゲート酸化膜を薄く形成することができ、また、スタックゲートのフローティングゲートを自己整合的に形成できるので、ＥＥＰＲＯＭ等のメモリ回路とＭＯＳトランジスタが混載されている半導体装置の寸法精度を高め、微細化を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程を説明する図である。
【図２】本発明の実施例の工程を説明する図である。
【図３】本発明の実施例の工程を説明する図である。
【図４】本発明の実施例の工程を説明する図である。
【図５】本発明の実施例の工程を説明する図である。
【図６】本発明の実施例の工程を説明する図である。
【図７】本発明の実施例の工程を説明する図である。
【図８】本発明の実施例の工程を説明する図である。
【図９】本発明の実施例の工程を説明する図である。
【図１０】本発明の他の実施例の工程を説明する図である。
【図１１】本発明の他の実施例の工程を説明する図である。
【図１２】本発明の他の実施例の工程を説明する図である。
【図１３】本発明の他の実施例の工程を説明する図である。
【図１４】本発明の他の実施例の工程を説明する図である。
【図１５】本発明の他の実施例の工程を説明する図である。
【図１６】本発明の他の実施例の工程を説明する図である。
【図１７】本発明の他の実施例の工程を説明する図である。
【図１８】本発明の他の実施例の工程を説明する図である。
【図１９】本発明の他の実施例の工程を説明する図である。
【図２０】本発明の製造方法による半導体装置の断面図である。
【図２１】本発明のさらに他の実施例の工程を説明する図である。
【図２２】本発明の他の実施例の工程を説明する図である。
【符号の説明】
１ 半導体基板
２ フィールド酸化膜
３ ゲート酸化膜
４ トンネル酸化膜
５ ＭＯＳのゲート酸化膜
６ 第１のポリシリコン層
７ 第１の絶縁膜
８ 第２のポリシリコン層
９ スタックゲート
１０ 第２の絶縁膜
１１ コントロールゲート
１２ 第３の絶縁膜
１３ サイドウォール
１４ フローティングゲート
１５ 第４の絶縁膜
１６ 選択ゲート
１７ ＭＯＳトランジスタのゲート
２１ 半導体基板
２２ フィールド酸化膜
２３ ゲート酸化膜
２４ ホトレジスト
２５ トンネル酸化膜およびＭＯＳのゲート酸化膜
２６ 第１のポリシリコン層
２７ ＯＮＯ膜
２８ 第２のポリシリコン層
２９ 第１の金属シリサイド層
３０ 第１のＣＶＤＳｉＯ２ 膜
３１ ホトレジスト
３２ 第２のＣＶＤＳｉＯ２ 膜
３３ ホトレジスト
３４ サイドウォール
３５ 第２の金属シリサイド層
３６ 第３のＣＶＤＳｉＯ２ 膜
３７ スタックゲート
３８ 選択ゲート
３９ ＭＯＳトランジスタのゲート
４０ キャパシタ
４１ 抵抗
Claims (3)
- 少なくともトンネル酸化膜を含むスタックゲート部と高電圧トランジスタを有するメモリ回路とロジック回路とを備える半導体装置の製造方法において、前記メモリー回路のトンネル酸化膜と高電圧トランジスタのゲート部の酸化膜および前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を形成する工程、形成された酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記スタックゲート部のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコン層を形成する工程、該第２のポリシリコン層上に第１の金属シリサイド層を形成する工程、該第１の金属シリサイド層上に第２の絶縁膜を形成する工程、前記メモリー回路のスタックゲート部に相当する部分以外の前記第２の絶縁膜と前記第１の金属シリサイド層と前記第２のポリシリコン層および前記第１絶縁層を除去して前記メモリー回路のスタックゲート部の上部構造を形成する工程、前記メモリー回路のスタックゲート部の上部構造にサイドウォールを形成する工程、露出された第１のポリシリコン層上に第２の金属シリサイド層を形成する工程、該第２の金属シリサイド層上に第３の絶縁層を形成する工程、前記第３の絶縁層と前記第２金属シリサイドおよび前記第１のポリシリコン層をパターンエッチして前記メモリー回路の高電圧トランジスタのゲート部と前記ロジック回路のゲート部を形成し、その際、前記スタックゲート部の上部構造をマスクとして下部の第１のポリシリコン層をエッチングすることによってスタックゲート部のフローティングゲートを自己整合的に形成する工程を有することを特徴とする半導体装置の製造方法。
- 前記トンネル酸化膜と前記ＭＯＳトランジスタのゲート酸化膜を同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- メモリー回路とキャパシタおよび抵抗とロジック回路とを有する半導体装置の製造方法において、前記メモリ回路のトンネル酸化膜と前記ロジック回路のＭＯＳトランジスタのゲート酸化膜を同時に形成する工程、前記酸化膜の全面に第１のポリシリコン層を形成する工程、該第１のポリシリコン層の前記メモリ回路のフローティングゲートを分離する領域を除去する工程、前記第１のポリシリコン層上に第１の絶縁膜を形成する工程、該第１の絶縁膜の全面に第２のポリシリコンを形成する工程、該第２のポリシリコン層上に第２の絶縁膜を形成する工程、前記メモリ回路の所望の領域と前記キャパシタの上部電極領域を残して前記第２の絶縁膜と前記第２のポリシリコン層および前記第１の絶縁膜を除去する工程、全面に第３の絶縁膜を形成する工程、該第３の絶縁膜の前記キャパシタの下部電極領域と前記抵抗の領域の部分を残してその他の部分を除去する工程、および全面を異方性エッチングして前記メモリ回路のスタックゲートのサイドウォールを形成する工程を有することを特徴とする半導体装置の製造方法。
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