JP2000286350A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2000286350A JP2000286350A JP11330865A JP33086599A JP2000286350A JP 2000286350 A JP2000286350 A JP 2000286350A JP 11330865 A JP11330865 A JP 11330865A JP 33086599 A JP33086599 A JP 33086599A JP 2000286350 A JP2000286350 A JP 2000286350A
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Abstract
(57)【要約】
【課題】 ＯＮＯ膜を除去する際にドライエッチングを
用いることができ、その際オーバエッチングであって
も、ゲート酸化膜形成領域のシリコン基板をエッチング
することなく、メモリセルのアレイ領域にゴミを発生さ
せ難い不揮発性半導体記憶装置及びその製造方法を提供
する。 【解決手段】 不揮発性メモリを有するメモリセル領域
と、そのメモリを制御する回路を有する周辺回路領域と
を備える不揮発性半導体記憶装置が、そのメモリセルが
フローティングゲート電極２０を構成するポリシリコン
と、コントロールゲート電極３０を構成する高融点金属
シリサイド／ポリシリコン２層構造膜と、フローティン
グゲート電極とコントロールゲート電極と間の絶縁膜を
構成するＯＮＯ膜２４からなるダミーパターン３８を、
メモリセル領域と周辺回路領域との境界領域に設け、更
にメモリセル領域端部のフローティングゲート電極がコ
ントロールゲート電極で覆われている。
用いることができ、その際オーバエッチングであって
も、ゲート酸化膜形成領域のシリコン基板をエッチング
することなく、メモリセルのアレイ領域にゴミを発生さ
せ難い不揮発性半導体記憶装置及びその製造方法を提供
する。 【解決手段】 不揮発性メモリを有するメモリセル領域
と、そのメモリを制御する回路を有する周辺回路領域と
を備える不揮発性半導体記憶装置が、そのメモリセルが
フローティングゲート電極２０を構成するポリシリコン
と、コントロールゲート電極３０を構成する高融点金属
シリサイド／ポリシリコン２層構造膜と、フローティン
グゲート電極とコントロールゲート電極と間の絶縁膜を
構成するＯＮＯ膜２４からなるダミーパターン３８を、
メモリセル領域と周辺回路領域との境界領域に設け、更
にメモリセル領域端部のフローティングゲート電極がコ
ントロールゲート電極で覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、より詳細には、メモリ
セルのアレイ領域と周辺回路領域との間の境界領域に、
フローティングゲート電極材料の残渣を閉じ込めたダミ
ーパターンを形成し、しかも、メモリセルがフローティ
ングゲート型であるメモリセルアレイに、ごみを発生さ
せない不揮発性半導体記憶装置およびその製造方法に関
する。
憶装置及びその製造方法に関し、より詳細には、メモリ
セルのアレイ領域と周辺回路領域との間の境界領域に、
フローティングゲート電極材料の残渣を閉じ込めたダミ
ーパターンを形成し、しかも、メモリセルがフローティ
ングゲート型であるメモリセルアレイに、ごみを発生さ
せない不揮発性半導体記憶装置およびその製造方法に関
する。
【０００２】
【従来の技術】フローティングゲートを有する不揮発性
メモリは、メモリセル領域と、トランジスタを含む周辺
回路領域と、メモリセルのアレイ領域と周辺回路領域と
の境界をなす境界領域とからなり、このような不揮発性
メモリは、従来、図９〜図１６に示すような工程により
製造されている。例えば、この従来の製造方法として、
特開平６−１５１５８０号公報に開示されている。
メモリは、メモリセル領域と、トランジスタを含む周辺
回路領域と、メモリセルのアレイ領域と周辺回路領域と
の境界をなす境界領域とからなり、このような不揮発性
メモリは、従来、図９〜図１６に示すような工程により
製造されている。例えば、この従来の製造方法として、
特開平６−１５１５８０号公報に開示されている。
【０００３】その製造方法によれば、図９に示すよう
に、例えばＰ型のＳｉ基板１０に、素子分離領域１４お
よびゲート絶縁膜１２を形成した後、ポリシリコン１６
を全面に形成し、レジストパターン１８によりメモリセ
ル領域のポリシリコン１６をパターニングし、フローテ
ィングゲート電極２０を形成する。このとき、周辺回路
領域のポリシリコンは除去しないで残しておく。これ
は、次工程でのチャネルストッパ用のイオンの注入を阻
止するためである。
に、例えばＰ型のＳｉ基板１０に、素子分離領域１４お
よびゲート絶縁膜１２を形成した後、ポリシリコン１６
を全面に形成し、レジストパターン１８によりメモリセ
ル領域のポリシリコン１６をパターニングし、フローテ
ィングゲート電極２０を形成する。このとき、周辺回路
領域のポリシリコンは除去しないで残しておく。これ
は、次工程でのチャネルストッパ用のイオンの注入を阻
止するためである。
【０００４】次に、図１０に示すように、チャネルスト
ッパ用のイオンを注入する。この場合、シリコン基板１
０はＰ型であるので、Ｐ型領域を形成できるホウ素
（Ｂ）イオンを注入する。このイオン注入は、以下の目
的のために行われる。すなわち、フローティングゲート
電極間に形成すべき素子分離領域１４の幅がメモリセル
の微細化に伴い小さくなってくると素子分離領域が十分
大きい領域と比較して、素子分離領域の厚さが薄くな
り、分離能力が悪くなって、隣接チャネル間を電流が流
れるなどの悪影響が生じる。これを防止するために、素
子分離領域の内部および下部にシリコン基板１０よりも
濃度の高いＰ型領域であるチャネルストッパを形成す
る。
ッパ用のイオンを注入する。この場合、シリコン基板１
０はＰ型であるので、Ｐ型領域を形成できるホウ素
（Ｂ）イオンを注入する。このイオン注入は、以下の目
的のために行われる。すなわち、フローティングゲート
電極間に形成すべき素子分離領域１４の幅がメモリセル
の微細化に伴い小さくなってくると素子分離領域が十分
大きい領域と比較して、素子分離領域の厚さが薄くな
り、分離能力が悪くなって、隣接チャネル間を電流が流
れるなどの悪影響が生じる。これを防止するために、素
子分離領域の内部および下部にシリコン基板１０よりも
濃度の高いＰ型領域であるチャネルストッパを形成す
る。
【０００５】次に、図１１に示すように、メモリセルの
アレイ領域にレジストパターン２２を設け、周辺回路領
域のポリシリコン１６をドライエッチングで除去する。
このとき、ポリシリコンの下側のゲート絶縁膜１２も一
部除去されてしまう。
アレイ領域にレジストパターン２２を設け、周辺回路領
域のポリシリコン１６をドライエッチングで除去する。
このとき、ポリシリコンの下側のゲート絶縁膜１２も一
部除去されてしまう。
【０００６】次に、図１２に示すように、周辺回路領域
のゲート絶縁膜１２をウェットエッチングで除去した
後、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜の３層構造）を形成する。このＯＮＯ膜は、
フローティングゲート電極２０の保持した電荷を逃がさ
ないようにするための絶縁膜である。このＯＮＯ膜２４
は、フローティングゲート電極２０上に形成する膜とし
て最適化されたものであるが、周辺回路領域のトランジ
スタのゲート絶縁膜としては不適切であるので、図１３
に示すように、レジストパターン２５を形成して周辺回
路領域のＯＮＯ膜２４を除去する。ＯＮＯ膜除去につい
ては、ドライエッチングで除去する方法と、ウェットエ
ッチングで除去する方法とがある。
のゲート絶縁膜１２をウェットエッチングで除去した
後、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリ
コン酸化膜の３層構造）を形成する。このＯＮＯ膜は、
フローティングゲート電極２０の保持した電荷を逃がさ
ないようにするための絶縁膜である。このＯＮＯ膜２４
は、フローティングゲート電極２０上に形成する膜とし
て最適化されたものであるが、周辺回路領域のトランジ
スタのゲート絶縁膜としては不適切であるので、図１３
に示すように、レジストパターン２５を形成して周辺回
路領域のＯＮＯ膜２４を除去する。ＯＮＯ膜除去につい
ては、ドライエッチングで除去する方法と、ウェットエ
ッチングで除去する方法とがある。
【０００７】続いて、図１４に示すように、ゲート酸化
を行って、周辺回路領域にゲート絶縁膜２６を形成す
る。
を行って、周辺回路領域にゲート絶縁膜２６を形成す
る。
【０００８】次に、図１５に示すように、ポリシリコン
を全面に形成し、レジストパターン２８を用いて、メモ
リセル領域のコントロールゲート電極３０をパターニン
グする。パターニングによりポリシリコンが除去された
領域３８は、下側の素子分離領域１４が掘り込まれる。
を全面に形成し、レジストパターン２８を用いて、メモ
リセル領域のコントロールゲート電極３０をパターニン
グする。パターニングによりポリシリコンが除去された
領域３８は、下側の素子分離領域１４が掘り込まれる。
【０００９】最後に、図１６に示すように、レジストパ
ターン３２を用いて、ポリシリコンをパターニングし、
周辺回路領域のゲート電極３４を形成する。このとき、
領域３８の下側の素子分離領域１４がエッチングされて
素子分離膜としての膜厚が減らないように、レジストパ
ターン３２は、領域３８を覆うように形成される。その
結果、メモリセル領域と周辺回路領域との間の境界領域
に、ポリシリコンよりなるダミーパターン３６が残され
る。このダミーパターンは、メモリセル領域を取り囲ん
でおり、記憶装置の使用の際には、ＧＮＤにおとされ
る。
ターン３２を用いて、ポリシリコンをパターニングし、
周辺回路領域のゲート電極３４を形成する。このとき、
領域３８の下側の素子分離領域１４がエッチングされて
素子分離膜としての膜厚が減らないように、レジストパ
ターン３２は、領域３８を覆うように形成される。その
結果、メモリセル領域と周辺回路領域との間の境界領域
に、ポリシリコンよりなるダミーパターン３６が残され
る。このダミーパターンは、メモリセル領域を取り囲ん
でおり、記憶装置の使用の際には、ＧＮＤにおとされ
る。
【００１０】また、従来から、不揮発性メモリのメモリ
セルのアレイ領域で、コントロールゲート電極とフロー
ティングゲート電極とが２重に重なったスタックド・ゲ
ート型の不揮発性メモリのセルのドライエッチ工程で発
生する、フローティングゲート側壁のＯＮＯ膜が残さ
れ、問題になっていた。
セルのアレイ領域で、コントロールゲート電極とフロー
ティングゲート電極とが２重に重なったスタックド・ゲ
ート型の不揮発性メモリのセルのドライエッチ工程で発
生する、フローティングゲート側壁のＯＮＯ膜が残さ
れ、問題になっていた。
【００１１】そこで、従来から、メモリセル領域と周辺
回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを
回避する方法が提案されている。しかしながら、その提
案では未だ十分に満足されるには至らず、図２４に示す
ように、メモリセル領域内にも制御ゲートのエッチング
時に、制御ゲートの下に位置する浮遊ゲートの側壁沿い
に２タイプのＯＮＯ膜の残りを発生させる傾向にある
［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）
を示す］。
回路領域の境目での浮遊ゲート側壁のＯＮＯ膜の残りを
回避する方法が提案されている。しかしながら、その提
案では未だ十分に満足されるには至らず、図２４に示す
ように、メモリセル領域内にも制御ゲートのエッチング
時に、制御ゲートの下に位置する浮遊ゲートの側壁沿い
に２タイプのＯＮＯ膜の残りを発生させる傾向にある
［図２４中において、それぞれ領域（Ａ）、領域（Ｂ）
を示す］。
【００１２】特に、図２４に示す領域（Ａ）は、制御ゲ
ートのエッチング後にＯＮＯ膜が壁沿いに残り、その残
る部分が、長く続くためから、特にごみ発生の原因とな
る箇所でもある。
ートのエッチング後にＯＮＯ膜が壁沿いに残り、その残
る部分が、長く続くためから、特にごみ発生の原因とな
る箇所でもある。
【００１３】
【発明が解決しようとする課題】以上から、上述した従
来の製造方法では、ＯＮＯ膜を周辺回路領域から除去す
る際に、ドライエッチングまたはウェットエッチングに
より行われる。しかし、次のような問題点がある。
来の製造方法では、ＯＮＯ膜を周辺回路領域から除去す
る際に、ドライエッチングまたはウェットエッチングに
より行われる。しかし、次のような問題点がある。
【００１４】ドライエッチングの場合は、オーバーエッ
チングしたときにゲート絶縁膜形成領域のシリコン基板
が掘れてしまうという欠点がある。これは、ＯＮＯ膜の
窒化膜と酸化膜のエッチングレートはほぼ同じであるの
で、酸化膜だけを残すことは難しいことによる。ゲート
絶縁膜形成領域のシリコン基板が掘れると、ゲート耐圧
が劣化したり、フィールド端でのリーク電流の原因とな
ったり、トランジスタのＯＮ電流が小さくなったりする
という問題がある。
チングしたときにゲート絶縁膜形成領域のシリコン基板
が掘れてしまうという欠点がある。これは、ＯＮＯ膜の
窒化膜と酸化膜のエッチングレートはほぼ同じであるの
で、酸化膜だけを残すことは難しいことによる。ゲート
絶縁膜形成領域のシリコン基板が掘れると、ゲート耐圧
が劣化したり、フィールド端でのリーク電流の原因とな
ったり、トランジスタのＯＮ電流が小さくなったりする
という問題がある。
【００１５】ウェットエッチングの場合は、窒化膜エッ
チング液で窒化膜と酸化膜でエッチングレートに差をつ
けることができるが、窒化膜のウェットエッチング液に
関しては、レジストがマスクとならないため、代わりに
マスク用の酸化膜を形成しなければならない。しかし、
このマスク用の酸化膜を除去するときに、メモリセル領
域のＯＮＯ膜の最上層の酸化膜が除去されてしまうとい
う欠点がある。
チング液で窒化膜と酸化膜でエッチングレートに差をつ
けることができるが、窒化膜のウェットエッチング液に
関しては、レジストがマスクとならないため、代わりに
マスク用の酸化膜を形成しなければならない。しかし、
このマスク用の酸化膜を除去するときに、メモリセル領
域のＯＮＯ膜の最上層の酸化膜が除去されてしまうとい
う欠点がある。
【００１６】メモリセル領域のＯＮＯ膜の最上層の酸化
膜が除去されてしまうと、不揮発性メモリとしての動作
特性が変わってしまったり、製品の歩留りが悪くなった
りするという問題がある。
膜が除去されてしまうと、不揮発性メモリとしての動作
特性が変わってしまったり、製品の歩留りが悪くなった
りするという問題がある。
【００１７】また、従来から、不揮発性メモリのメモリ
セルのアレイ領域で、コントロールゲート電極とフロー
ティングゲート電極とが２重に重なったスタック構造を
有している不揮発性メモリのセルのドライエッチ工程で
発生する、フローティングゲート側壁のＯＮＯ膜が残さ
れる傾向にあって問題になっていた。
セルのアレイ領域で、コントロールゲート電極とフロー
ティングゲート電極とが２重に重なったスタック構造を
有している不揮発性メモリのセルのドライエッチ工程で
発生する、フローティングゲート側壁のＯＮＯ膜が残さ
れる傾向にあって問題になっていた。
【００１８】すなわち、このようなメモリセルのアレイ
領域で、コントロールゲート電極とフローティングゲー
ト電極とがスタック構造を形成していると、図２４に示
す如く、メモリセルのアレイ領域内にも制御ゲートのエ
ッチング時に、制御ゲートの下に位置する浮遊ゲートの
側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向
にある［図２４中において、それぞれ領域（Ａ）、領域
（Ｂ）を示す］。
領域で、コントロールゲート電極とフローティングゲー
ト電極とがスタック構造を形成していると、図２４に示
す如く、メモリセルのアレイ領域内にも制御ゲートのエ
ッチング時に、制御ゲートの下に位置する浮遊ゲートの
側壁沿いに２タイプのＯＮＯ膜の残りを発生させる傾向
にある［図２４中において、それぞれ領域（Ａ）、領域
（Ｂ）を示す］。
【００１９】特に、図２４に示す領域（Ａ）は、制御ゲ
ートのエッチング後にＯＮＯ膜が壁沿いに残り、その残
る部分が、長く続くためから、特にごみ発生の原因とな
る箇所であり、そこで、メモリセル領域と周辺回路領域
の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する
方法が提案されているが、未だ十分に満足されるには至
っていない。
ートのエッチング後にＯＮＯ膜が壁沿いに残り、その残
る部分が、長く続くためから、特にごみ発生の原因とな
る箇所であり、そこで、メモリセル領域と周辺回路領域
の境目での浮遊ゲート側壁のＯＮＯ膜の残りを回避する
方法が提案されているが、未だ十分に満足されるには至
っていない。
【００２０】本発明では、メモリセル領域の面積を増大
させることなく前記領域（Ａ）のアレイ端のＯＮＯ膜の
残りを無くしごみの発生を抑制する方法を提供する。ま
た、本発明が関する半導体不揮発性記憶装置では、メモ
リセルの形状をアレイ内で均一に作製することが重要な
要素の一つとなっている。
させることなく前記領域（Ａ）のアレイ端のＯＮＯ膜の
残りを無くしごみの発生を抑制する方法を提供する。ま
た、本発明が関する半導体不揮発性記憶装置では、メモ
リセルの形状をアレイ内で均一に作製することが重要な
要素の一つとなっている。
【００２１】この目的のために、通常アレイの端部では
ワード線方向でもビット線方向でも寸法の変動するアレ
イ端部の１〜５本程度を本アレイと同等の寸法及び形状
のダミーを挿入するという手法が採用されている。
ワード線方向でもビット線方向でも寸法の変動するアレ
イ端部の１〜５本程度を本アレイと同等の寸法及び形状
のダミーを挿入するという手法が採用されている。
【００２２】しかしながら、この手法では、ダミーとし
て内部のアレイと同一の形状のものを挿入しようとする
ため、最後のワード線から離れた浮遊ゲート端の側面が
むき出しでメモリセルのエッチング（制御ゲート、ＯＮ
Ｏ膜、浮遊ゲートのトリプルステップのエッチング）が
実施される。
て内部のアレイと同一の形状のものを挿入しようとする
ため、最後のワード線から離れた浮遊ゲート端の側面が
むき出しでメモリセルのエッチング（制御ゲート、ＯＮ
Ｏ膜、浮遊ゲートのトリプルステップのエッチング）が
実施される。
【００２３】このため図２０−Ｃに示すようにＲＩＥ等
の異方性の特性をもつエッチング条件ではほぼ垂直な浮
遊ゲートの側面のＯＮＯ膜を完全には除去することがで
ず、この角状に残ったＯＮＯ膜が後工程の酸化膜ウェッ
トエッチにおいて一部はがれてしまいごみの発生源とな
ってしまうという問題をもたらしている。
の異方性の特性をもつエッチング条件ではほぼ垂直な浮
遊ゲートの側面のＯＮＯ膜を完全には除去することがで
ず、この角状に残ったＯＮＯ膜が後工程の酸化膜ウェッ
トエッチにおいて一部はがれてしまいごみの発生源とな
ってしまうという問題をもたらしている。
【００２４】そこで、本発明の目的は、製造に際して、
上述する如くの問題を生ずることなく、有効なダミーを
設けながら、面積を拡大せずにアレイ端部にごみを発生
させないことを特徴とするコントロールゲート電極とフ
ローティングゲート電極とでスタック構造のメモリセル
である不揮発性半導体記憶装置を提供することにある。
上述する如くの問題を生ずることなく、有効なダミーを
設けながら、面積を拡大せずにアレイ端部にごみを発生
させないことを特徴とするコントロールゲート電極とフ
ローティングゲート電極とでスタック構造のメモリセル
である不揮発性半導体記憶装置を提供することにある。
【００２５】また、本発明の他の目的は、このように有
効なダミーを設け、メモリアレイの端部にごみを発生さ
せないメモリセルがスタック構造である不揮発性半導体
記憶装置の製造方法を提供することにある。
効なダミーを設け、メモリアレイの端部にごみを発生さ
せないメモリセルがスタック構造である不揮発性半導体
記憶装置の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】そこで、本発明者は、上
述した課題を解消すべく、鋭意検討をした結果、本発明
の第１の態様としての不揮発性半導体記憶装置及び第２
の態様としてのその製造方法を提供する。
述した課題を解消すべく、鋭意検討をした結果、本発明
の第１の態様としての不揮発性半導体記憶装置及び第２
の態様としてのその製造方法を提供する。
【００２７】本発明によれば、不揮発性メモリを有する
メモリセルのアレイ領域と、前記不揮発性メモリを制御
する回路を有する周辺回路領域とを備え、前記アレイ領
域で、コントロールゲート電極とフローティングゲート
電極とが２重に重なったスタック構造を有している不揮
発性半導体記憶装置において、前記不揮発性メモリのコ
ントロールゲート電極を構成する導電材料とからなるダ
ミーパターンが、前記メモリセル領域と前記周辺回路領
域との間の境界領域に、製造工程で除去されずに残った
残渣を覆うように設けられている。
メモリセルのアレイ領域と、前記不揮発性メモリを制御
する回路を有する周辺回路領域とを備え、前記アレイ領
域で、コントロールゲート電極とフローティングゲート
電極とが２重に重なったスタック構造を有している不揮
発性半導体記憶装置において、前記不揮発性メモリのコ
ントロールゲート電極を構成する導電材料とからなるダ
ミーパターンが、前記メモリセル領域と前記周辺回路領
域との間の境界領域に、製造工程で除去されずに残った
残渣を覆うように設けられている。
【００２８】また本発明によれば、不揮発性メモリを有
するメモリセルのアレイ領域と、前記不揮発性メモリを
制御する回路を有する周辺回路領域とを備え、前記アレ
イ領域で、コントロールゲート電極とフローティングゲ
ート電極とが２重に重なったスタック構造を有している
不揮発性半導体記憶装置において、前記不揮発性メモリ
のフローティングゲート電極を構成する第１の導電材料
と、前記不揮発性メモリのコントロールゲート電極を構
成する第２の導電材料と、前記フローティングゲート電
極と前記コントロールゲート電極との間の絶縁膜を構成
する絶縁材料とからなるダミーパターンが、前記メモリ
セル領域と前記周辺回路領域との間の境界領域に設けら
れている。
するメモリセルのアレイ領域と、前記不揮発性メモリを
制御する回路を有する周辺回路領域とを備え、前記アレ
イ領域で、コントロールゲート電極とフローティングゲ
ート電極とが２重に重なったスタック構造を有している
不揮発性半導体記憶装置において、前記不揮発性メモリ
のフローティングゲート電極を構成する第１の導電材料
と、前記不揮発性メモリのコントロールゲート電極を構
成する第２の導電材料と、前記フローティングゲート電
極と前記コントロールゲート電極との間の絶縁膜を構成
する絶縁材料とからなるダミーパターンが、前記メモリ
セル領域と前記周辺回路領域との間の境界領域に設けら
れている。
【００２９】また、本発明によれば、不揮発性メモリを
有するメモリセルのアレイ領域と、前記不揮発性メモリ
を制御する回路を有する周辺回路領域とを備え、前記ア
レイ領域で、コントロールゲート電極とフローティング
ゲート電極とが２重に重なったスタック構造を有してい
る不揮発性半導体記憶装置において、上述したこれらの
第１の態様に加えて、更に前記アレイ領域のビット線方
向のアレイ端で、前記フローティングゲート電極の端が
コントロールゲート電極で覆うように設けられている。
有するメモリセルのアレイ領域と、前記不揮発性メモリ
を制御する回路を有する周辺回路領域とを備え、前記ア
レイ領域で、コントロールゲート電極とフローティング
ゲート電極とが２重に重なったスタック構造を有してい
る不揮発性半導体記憶装置において、上述したこれらの
第１の態様に加えて、更に前記アレイ領域のビット線方
向のアレイ端で、前記フローティングゲート電極の端が
コントロールゲート電極で覆うように設けられている。
【００３０】また、本発明によれば、第２の態様とし
て、不揮発性メモリを有するメモリセルのアレイ領域
と、前記不揮発性メモリを制御する回路を有する周辺回
路領域とを備え、前記アレイ領域で、コントロールゲー
ト電極とフローティングゲート電極とが２重に重なった
スタック構造を有している不揮発性半導体記憶装置の製
造方法において、前記不揮発性メモリのフローティング
ゲート電極とコントロールゲート電極との間の絶縁膜を
構成する絶縁材料であって、製造過程で除去されずに残
った残渣と、この残渣を覆う、前記不揮発性メモリのフ
ローティングゲート電極を構成する導電材料とからなる
パターンを、前記メモリセル領域と前記周辺回路領域と
の間の境界領域に設ける。
て、不揮発性メモリを有するメモリセルのアレイ領域
と、前記不揮発性メモリを制御する回路を有する周辺回
路領域とを備え、前記アレイ領域で、コントロールゲー
ト電極とフローティングゲート電極とが２重に重なった
スタック構造を有している不揮発性半導体記憶装置の製
造方法において、前記不揮発性メモリのフローティング
ゲート電極とコントロールゲート電極との間の絶縁膜を
構成する絶縁材料であって、製造過程で除去されずに残
った残渣と、この残渣を覆う、前記不揮発性メモリのフ
ローティングゲート電極を構成する導電材料とからなる
パターンを、前記メモリセル領域と前記周辺回路領域と
の間の境界領域に設ける。
【００３１】また本発明によれば、不揮発性メモリを有
するメモリセルのアレイ領域と、前記不揮発性メモリを
制御する回路を有する周辺回路領域とを備え、前記アレ
イ領域で、コントロールゲート電極とフローティングゲ
ート電極とが２重に重なったスタック構造を有している
不揮発性半導体記憶装置の製造方法において、前記不揮
発性メモリのフローティングゲート電極を構成する第１
の導電材料と、前記不揮発性メモリのコントロールゲー
ト電極を構成する第２の導電材料と、前記フローティン
グゲート電極と前記コントロールゲート電極との間の絶
縁膜を構成する絶縁材料とからなるパターンを、前記メ
モリセル領域と前記周辺回路領域との間の境界領域に設
ける。
するメモリセルのアレイ領域と、前記不揮発性メモリを
制御する回路を有する周辺回路領域とを備え、前記アレ
イ領域で、コントロールゲート電極とフローティングゲ
ート電極とが２重に重なったスタック構造を有している
不揮発性半導体記憶装置の製造方法において、前記不揮
発性メモリのフローティングゲート電極を構成する第１
の導電材料と、前記不揮発性メモリのコントロールゲー
ト電極を構成する第２の導電材料と、前記フローティン
グゲート電極と前記コントロールゲート電極との間の絶
縁膜を構成する絶縁材料とからなるパターンを、前記メ
モリセル領域と前記周辺回路領域との間の境界領域に設
ける。
【００３２】また、本発明によれば、不揮発性メモリを
有するメモリセルのアレイ領域と、前記不揮発性メモリ
を制御する回路を有する周辺回路領域とを備え、前記ア
レイ領域で、コントロールゲート電極とフローティング
ゲート電極とが２重に重なったスタック構造を有してい
る不揮発性半導体記憶装置において、上述したこれらの
第２の態様に加えて、更に前記アレイ領域のビット線方
向のアレイ端部での前記フローティングゲート電極と前
記コントロール電極とが、前記フローティングゲート電
極の端が、フィールドの端部に乗り上げている上に前記
コントロールゲート電極を覆うパターンを、前記アレイ
領域のビット線方向のアレイ端部に設ける。
有するメモリセルのアレイ領域と、前記不揮発性メモリ
を制御する回路を有する周辺回路領域とを備え、前記ア
レイ領域で、コントロールゲート電極とフローティング
ゲート電極とが２重に重なったスタック構造を有してい
る不揮発性半導体記憶装置において、上述したこれらの
第２の態様に加えて、更に前記アレイ領域のビット線方
向のアレイ端部での前記フローティングゲート電極と前
記コントロール電極とが、前記フローティングゲート電
極の端が、フィールドの端部に乗り上げている上に前記
コントロールゲート電極を覆うパターンを、前記アレイ
領域のビット線方向のアレイ端部に設ける。
【００３３】このような製造方法により、本発明におい
ては、メモリセルのアレイ領域と周辺回路領域との間の
境界領域に、フローティングゲート電極材料の残渣を閉
じ込めたダミーパターンが形成され、ＯＮＯ膜を除去す
る際にドライエッチングを用いることができ、その際オ
ーバエッチングであっても、ゲート酸化膜形成領域のシ
リコン基板をエッチングされないことから、生産性を向
上させることができる。また、メモリアレイ領域を含
め、特にそのアレイ端部でＯＮＯ膜が浮遊ゲートの側壁
沿いに制御ゲートのエッチング時に露出しない構造であ
るため、剥離ＯＮＯ膜に係るゴミ発性を効果的に防止で
きるメモリセルがスタック型の不揮発性半導体記録装置
である。
ては、メモリセルのアレイ領域と周辺回路領域との間の
境界領域に、フローティングゲート電極材料の残渣を閉
じ込めたダミーパターンが形成され、ＯＮＯ膜を除去す
る際にドライエッチングを用いることができ、その際オ
ーバエッチングであっても、ゲート酸化膜形成領域のシ
リコン基板をエッチングされないことから、生産性を向
上させることができる。また、メモリアレイ領域を含
め、特にそのアレイ端部でＯＮＯ膜が浮遊ゲートの側壁
沿いに制御ゲートのエッチング時に露出しない構造であ
るため、剥離ＯＮＯ膜に係るゴミ発性を効果的に防止で
きるメモリセルがスタック型の不揮発性半導体記録装置
である。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を第１
〜第４の実施例に基づいて説明する。
〜第４の実施例に基づいて説明する。
【００３５】
【第１の実施例】図１は本発明の第１実施例の不揮発性
半導体記憶装置の平面図である。この不揮発性半導体記
憶装置の構造を、その製造方法と共に説明する。図２〜
図４は、各製造工程における断面図であり、それぞれ、
図１のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′
線断面図を示している。
半導体記憶装置の平面図である。この不揮発性半導体記
憶装置の構造を、その製造方法と共に説明する。図２〜
図４は、各製造工程における断面図であり、それぞれ、
図１のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ−Ｃ′
線断面図を示している。
【００３６】図２〜図４の各（Ａ）図に示すように、Ｐ
型半導体基板、例えばＰ型シリコン基板１０上に、酸化
膜（図示せず）を３０〜２００Å程度形成し、続いて、
フィールド窒化膜（図示せず）を１０００〜２０００Å
程度形成してパターニングし、絶縁膜（ＳｉＯ2 膜）よ
りなる素子分離領域１４を形成する。また、素子分離領
域１４以外の素子領域に、熱酸化法によりゲート絶縁膜
１２を５０〜１５０Å程度形成する。
型半導体基板、例えばＰ型シリコン基板１０上に、酸化
膜（図示せず）を３０〜２００Å程度形成し、続いて、
フィールド窒化膜（図示せず）を１０００〜２０００Å
程度形成してパターニングし、絶縁膜（ＳｉＯ2 膜）よ
りなる素子分離領域１４を形成する。また、素子分離領
域１４以外の素子領域に、熱酸化法によりゲート絶縁膜
１２を５０〜１５０Å程度形成する。
【００３７】続いて、不純物、例えばリンを含有したポ
リシリコン１６を５００〜１５００Å程度全面に形成し
て、レジストパターン１８によりメモリセル領域のみを
パターニングして、フローティングゲート電極２０を形
成する。
リシリコン１６を５００〜１５００Å程度全面に形成し
て、レジストパターン１８によりメモリセル領域のみを
パターニングして、フローティングゲート電極２０を形
成する。
【００３８】図２（Ａ）に示すように、フローティング
ゲート電極２０の幅Ｔは、例えば０．３〜０．６μｍで
あり、電極間の距離Ｌは、例えば０．１５〜０．４μｍ
である。
ゲート電極２０の幅Ｔは、例えば０．３〜０．６μｍで
あり、電極間の距離Ｌは、例えば０．１５〜０．４μｍ
である。
【００３９】ポリシリコン１６をパターニングすると
き、メモリセル領域外のポリシリコン１６は除去しない
で残しておく。これは、次工程でのチャネルストッパ用
のイオンの注入を阻止するためである。次に、チャネル
ストッパ用のイオンを注入する。この場合、シリコン基
板１０はＰ型であるので、Ｐ型領域を形成できるホウ素
（Ｂ）イオンを注入し、素子分離領域１４の内部および
下部にシリコン基板１０よりさらに高濃度のＰ型領域を
形成して、チャネルストッパとする。
き、メモリセル領域外のポリシリコン１６は除去しない
で残しておく。これは、次工程でのチャネルストッパ用
のイオンの注入を阻止するためである。次に、チャネル
ストッパ用のイオンを注入する。この場合、シリコン基
板１０はＰ型であるので、Ｐ型領域を形成できるホウ素
（Ｂ）イオンを注入し、素子分離領域１４の内部および
下部にシリコン基板１０よりさらに高濃度のＰ型領域を
形成して、チャネルストッパとする。
【００４０】次に、図２〜図４の各（Ｂ）図に示すよう
に、熱酸化法または化学気相成長法により、ＯＮＯ（シ
リコン酸化膜−シリコン窒化膜−シリコン酸化膜）より
なる絶縁膜２４を１００〜２００Å程度全面に形成し、
次に、メモリセル領域にレジストパターン２２を形成
し、メモリセル領域外のＯＮＯ膜２４をドライエッチン
グで除去する。
に、熱酸化法または化学気相成長法により、ＯＮＯ（シ
リコン酸化膜−シリコン窒化膜−シリコン酸化膜）より
なる絶縁膜２４を１００〜２００Å程度全面に形成し、
次に、メモリセル領域にレジストパターン２２を形成
し、メモリセル領域外のＯＮＯ膜２４をドライエッチン
グで除去する。
【００４１】ＯＮＯ膜２４の除去は、ポリシリコン１６
が存在している状態で行われるので、前述した従来の方
法のように、ＯＮＯ膜除去の際の問題点は生じない。し
たがって、ドライエッチングでＯＮＯ膜を除去すること
が可能になる。
が存在している状態で行われるので、前述した従来の方
法のように、ＯＮＯ膜除去の際の問題点は生じない。し
たがって、ドライエッチングでＯＮＯ膜を除去すること
が可能になる。
【００４２】以上のようにしてＯＮＯ膜２４を除去する
とき、境界領域のポリシリコン１６の側壁に形成された
ＯＮＯ膜２５は、高さがあるので、ドライエッチングで
は完全に除去されず、側壁上に残る。引き続き、ドライ
エッチングにより、メモリセル領域外のポリシリコン１
６を除去する。このときゲート絶縁膜１２も一部除去さ
れ、表面が削れるので、このままでは利用できない。そ
こで、このゲート絶縁膜１２をウェットエッチングで除
去して、新たに５０〜２００Å程度のゲート絶縁膜１３
を形成し直すことが行われる。
とき、境界領域のポリシリコン１６の側壁に形成された
ＯＮＯ膜２５は、高さがあるので、ドライエッチングで
は完全に除去されず、側壁上に残る。引き続き、ドライ
エッチングにより、メモリセル領域外のポリシリコン１
６を除去する。このときゲート絶縁膜１２も一部除去さ
れ、表面が削れるので、このままでは利用できない。そ
こで、このゲート絶縁膜１２をウェットエッチングで除
去して、新たに５０〜２００Å程度のゲート絶縁膜１３
を形成し直すことが行われる。
【００４３】次に、図２〜図４の各（Ｃ）図に示すよう
に、下層が不純物、例えばリンを含有した５００〜１５
００Å程度のポリシリコン１で、上層が５００〜１５０
０Å程度の高融点金属シリサイドよりなる２層構造の膜
２７を全面に形成し、レジストパターン２８によりメモ
リセル領域のみコントロールゲート電極３０をパターニ
ングする。なお、各図に示すように、ウェットエッチン
グの後に側壁に残った、断面が角状の細長いＯＮＯ膜３
１は、下層がポリシリコンで、上層が高融点金属シリサ
イドよりなる２層構造の膜２７の中に埋め込まれてい
る。
に、下層が不純物、例えばリンを含有した５００〜１５
００Å程度のポリシリコン１で、上層が５００〜１５０
０Å程度の高融点金属シリサイドよりなる２層構造の膜
２７を全面に形成し、レジストパターン２８によりメモ
リセル領域のみコントロールゲート電極３０をパターニ
ングする。なお、各図に示すように、ウェットエッチン
グの後に側壁に残った、断面が角状の細長いＯＮＯ膜３
１は、下層がポリシリコンで、上層が高融点金属シリサ
イドよりなる２層構造の膜２７の中に埋め込まれてい
る。
【００４４】次に、図２〜図４の各（Ｄ）図に示すよう
に、レジストパターン３２を形成して、周辺回路領域の
下層がポリシリコンで、上層が高融点金属シリサイドよ
りなる２層構造の膜２７をパターニングしてゲート電極
３４を形成し、および境界領域に、ダミーパターン３７
をメモリセル領域を取り囲むようにパターニングする。
このダミーパターンは、図示のように残ったＯＮＯ膜３
１が埋め込まれた部分を含んでいる。そして、このダミ
ーパターンは、記憶装置を使用する際ＧＮＤにおとされ
る。
に、レジストパターン３２を形成して、周辺回路領域の
下層がポリシリコンで、上層が高融点金属シリサイドよ
りなる２層構造の膜２７をパターニングしてゲート電極
３４を形成し、および境界領域に、ダミーパターン３７
をメモリセル領域を取り囲むようにパターニングする。
このダミーパターンは、図示のように残ったＯＮＯ膜３
１が埋め込まれた部分を含んでいる。そして、このダミ
ーパターンは、記憶装置を使用する際ＧＮＤにおとされ
る。
【００４５】この実施例では、エッチング除去されずに
残ったＯＮＯ膜３１は、ダミーパターン３６の中に埋め
込まれているが、ゲート絶縁膜１２のウェットエッチン
グの際に、前述したＯＮＯ膜３１が剥離して、エッチン
グ液中を残渣として浮遊し、これが素子上に付着した場
合には、欠陥のある製品が作製されるおそれがある。
残ったＯＮＯ膜３１は、ダミーパターン３６の中に埋め
込まれているが、ゲート絶縁膜１２のウェットエッチン
グの際に、前述したＯＮＯ膜３１が剥離して、エッチン
グ液中を残渣として浮遊し、これが素子上に付着した場
合には、欠陥のある製品が作製されるおそれがある。
【００４６】次の実施例では、このような問題の発生し
ない製造方法を開示する。
ない製造方法を開示する。
【００４７】
【第２の実施例】図５は本発明の第２の実施例である不
揮発性半導体記憶装置の平面図である。この不揮発性半
導体記憶装置の構造を、その製造方法と共に説明する。
図６〜図８は、各製造工程における断面図であり、それ
ぞれ、図５のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ
−Ｃ′線断面図を示している。
揮発性半導体記憶装置の平面図である。この不揮発性半
導体記憶装置の構造を、その製造方法と共に説明する。
図６〜図８は、各製造工程における断面図であり、それ
ぞれ、図５のＡ−Ａ′線断面図、Ｂ−Ｂ′線断面図、Ｃ
−Ｃ′線断面図を示している。
【００４８】図６〜図８の各（Ａ）図に示すように、Ｐ
型シリコン基板１０上に、酸化膜（図示せず）を３０〜
２００Å程度形成し、続いて、フィールド窒化膜（図示
せず）を１０００〜２０００Å程度形成してパターニン
グし、ＳｉＯ2 膜よりなる素子分離領域１４を形成す
る。また、素子分離領域１４以外の素子領域に、熱酸化
法によりゲート絶縁膜１２を５０〜１５０Å程度形成す
る。
型シリコン基板１０上に、酸化膜（図示せず）を３０〜
２００Å程度形成し、続いて、フィールド窒化膜（図示
せず）を１０００〜２０００Å程度形成してパターニン
グし、ＳｉＯ2 膜よりなる素子分離領域１４を形成す
る。また、素子分離領域１４以外の素子領域に、熱酸化
法によりゲート絶縁膜１２を５０〜１５０Å程度形成す
る。
【００４９】続いて、リンを含有したポリシリコン１６
を５００〜１５００Å程度全面に形成して、レジストパ
ターン１８によりメモリセル領域のみをパターニングし
て、フローティングゲート電極２０を形成する。このと
き、周辺回路領域のポリシリコン１６は除去しないで残
しておく。次に、チャネルストッパ用のイオンを注入す
る。この場合、シリコン基板１０はＰ型であるので、Ｐ
型領域を形成できるホウ素（Ｂ）イオンを注入し、素子
分離領域１４の内部および下部にシリコン基板１０より
高濃度のＰ型領域を形成して、チャネルストッパとす
る。
を５００〜１５００Å程度全面に形成して、レジストパ
ターン１８によりメモリセル領域のみをパターニングし
て、フローティングゲート電極２０を形成する。このと
き、周辺回路領域のポリシリコン１６は除去しないで残
しておく。次に、チャネルストッパ用のイオンを注入す
る。この場合、シリコン基板１０はＰ型であるので、Ｐ
型領域を形成できるホウ素（Ｂ）イオンを注入し、素子
分離領域１４の内部および下部にシリコン基板１０より
高濃度のＰ型領域を形成して、チャネルストッパとす
る。
【００５０】以上の工程は、第１の実施例と同じであ
る。
る。
【００５１】次に、図６〜図８の各（Ｂ）図に示すよう
に、熱酸化法または化学気相成長法により、ＯＮＯ絶縁
膜２４を１００〜２００Å程度形成し、次に、メモリセ
ル領域および境界領域の一部にレジストパターン２１を
形成し、境界領域の一部および周辺回路領域のＯＮＯ膜
２４およびポリシリコン１６をドライエッチングで除去
し、続いてゲート絶縁膜１２をウェットエッチングで除
去する。レジストパターン２１は、図示のようにポリシ
リコン１６の側壁に形成されたＯＮＯ膜２５を含むポリ
シリコンの部分を覆うように形成される。したがって、
側壁にＯＮＯ膜を有するポリシリコン１７が境界領域に
残される。このポリシリコン１７の幅Ｌ 1 は、例えば
０．３〜０．６μｍである。
に、熱酸化法または化学気相成長法により、ＯＮＯ絶縁
膜２４を１００〜２００Å程度形成し、次に、メモリセ
ル領域および境界領域の一部にレジストパターン２１を
形成し、境界領域の一部および周辺回路領域のＯＮＯ膜
２４およびポリシリコン１６をドライエッチングで除去
し、続いてゲート絶縁膜１２をウェットエッチングで除
去する。レジストパターン２１は、図示のようにポリシ
リコン１６の側壁に形成されたＯＮＯ膜２５を含むポリ
シリコンの部分を覆うように形成される。したがって、
側壁にＯＮＯ膜を有するポリシリコン１７が境界領域に
残される。このポリシリコン１７の幅Ｌ 1 は、例えば
０．３〜０．６μｍである。
【００５２】次に、図６〜図８の各（Ｃ）図に示すよう
に、下層がリンを含有した５００〜１５００Å程度のポ
リシリコンで、上層が５００〜１５００Å程度の高融点
金属シリサイドよりなる２層構造の膜２７を全面に形成
し、レジストパターン２８によりメモリセル領域のみコ
ントロールゲート電極３０をパターニングする。
に、下層がリンを含有した５００〜１５００Å程度のポ
リシリコンで、上層が５００〜１５００Å程度の高融点
金属シリサイドよりなる２層構造の膜２７を全面に形成
し、レジストパターン２８によりメモリセル領域のみコ
ントロールゲート電極３０をパターニングする。
【００５３】次に、図６〜図８の各（Ｄ）図に示すよう
に、レジストパターン３２を形成して、周辺回路領域の
下層がポリシリコンで、上層が高融点金属シリサイドよ
りなる２層構造の膜をパターニングしてゲート電極３４
を形成し、および境界領域に、ポリシリコン１７の部分
を覆うダミーパターン３８をメモリセル領域を取り囲む
ようにパターニングする。このダミーパターン３８のポ
リシリコン１７を挟む両側のポリシリコンの幅Ｌ2 ，Ｌ
3 は、それぞれ例えば０．３〜０．６μｍである。この
ダミーパターンは、記憶装置を使用する際ＧＮＤにおと
される。
に、レジストパターン３２を形成して、周辺回路領域の
下層がポリシリコンで、上層が高融点金属シリサイドよ
りなる２層構造の膜をパターニングしてゲート電極３４
を形成し、および境界領域に、ポリシリコン１７の部分
を覆うダミーパターン３８をメモリセル領域を取り囲む
ようにパターニングする。このダミーパターン３８のポ
リシリコン１７を挟む両側のポリシリコンの幅Ｌ2 ，Ｌ
3 は、それぞれ例えば０．３〜０．６μｍである。この
ダミーパターンは、記憶装置を使用する際ＧＮＤにおと
される。
【００５４】この第２の実施例によれば、ポリシリコン
１７の側壁に形成されたＯＮＯ膜２５は、エッチング除
去の処理を受けることなくそのままダミーパターン３８
内に埋め込まれるので、第１実施例のように、ＯＮＯ膜
２５の残渣による問題を発生するおそれはない。なお、
第１の実施例，第２の実施例において、コントロールゲ
ート電極を従来の製造方法のようにポリシリコンで形成
することも可能である。
１７の側壁に形成されたＯＮＯ膜２５は、エッチング除
去の処理を受けることなくそのままダミーパターン３８
内に埋め込まれるので、第１実施例のように、ＯＮＯ膜
２５の残渣による問題を発生するおそれはない。なお、
第１の実施例，第２の実施例において、コントロールゲ
ート電極を従来の製造方法のようにポリシリコンで形成
することも可能である。
【００５５】上述した本発明の第１または第２の実施例
に、更に第３の実施例を加えて得られる不揮発性半導体
記憶装置の製造方法を開示する。
に、更に第３の実施例を加えて得られる不揮発性半導体
記憶装置の製造方法を開示する。
【００５６】
【第３の実施例】図１７、図２１（Ｃ）には、本発明の
実施例３による不揮発性半導体記憶装置のメモリセルの
アレイ領域及びその周辺回路の構成の平面図が示されて
いる。
実施例３による不揮発性半導体記憶装置のメモリセルの
アレイ領域及びその周辺回路の構成の平面図が示されて
いる。
【００５７】図１７におけるアレイ端部の拡大平面図
が、図２１（Ｃ）であり、図１７におけるビット線４０
方向のアレイ端の近傍を拡大して表されている。この図
２１（Ｃ）と第１又は第２の実施例のアレイ端部を示す
図２２（Ｃ）とを対比すると明らかなように、本願発明
の第３の実施例においては、ビット線４０方向のアレイ
端４７が、制御ゲート４４で覆われていることが特徴で
ある。
が、図２１（Ｃ）であり、図１７におけるビット線４０
方向のアレイ端の近傍を拡大して表されている。この図
２１（Ｃ）と第１又は第２の実施例のアレイ端部を示す
図２２（Ｃ）とを対比すると明らかなように、本願発明
の第３の実施例においては、ビット線４０方向のアレイ
端４７が、制御ゲート４４で覆われていることが特徴で
ある。
【００５８】すなわち、アレイ領域のビット線方向のア
レイ端部でのフローティングゲート電極（浮遊ゲート）
とコントロールゲート電極（制御ゲート）とが、この浮
遊ゲートの端が、フィールドの端部に乗り上げている上
に、ＯＮＯ膜を介して制御ゲートを覆うパターンで、ア
レイ領域のビット線方向のアレイ端部に設けられてい
る。
レイ端部でのフローティングゲート電極（浮遊ゲート）
とコントロールゲート電極（制御ゲート）とが、この浮
遊ゲートの端が、フィールドの端部に乗り上げている上
に、ＯＮＯ膜を介して制御ゲートを覆うパターンで、ア
レイ領域のビット線方向のアレイ端部に設けられてい
る。
【００５９】そこで、このビット線４０方向のアレイ端
４７の製造方法について、その平面図である図２１
（Ｃ）に示すＡ−Ａ′線断面図で表される図１８、図１
９に示す各製造工程の断面図を参照しながら説明をす
る。なお、このアレイ端４７の製造工程は、第１又は第
２の実施例の製造工程と同時進行で実施されるものであ
る。
４７の製造方法について、その平面図である図２１
（Ｃ）に示すＡ−Ａ′線断面図で表される図１８、図１
９に示す各製造工程の断面図を参照しながら説明をす
る。なお、このアレイ端４７の製造工程は、第１又は第
２の実施例の製造工程と同時進行で実施されるものであ
る。
【００６０】図１８の（Ａ）〜（Ｅ）に示す途中工程
は、そのアレイ端の平面図の図２２（Ｃ）に示されてい
る途中工程において行われている同様の工程である。
は、そのアレイ端の平面図の図２２（Ｃ）に示されてい
る途中工程において行われている同様の工程である。
【００６１】また、通常、上述した第１又は第２の実施
例に示す如く、メモリアレイ領域のアレイ端には数本の
ダミーが形成され、図１７に示す斜線部４３のワード線
４１の端部に設置されている。
例に示す如く、メモリアレイ領域のアレイ端には数本の
ダミーが形成され、図１７に示す斜線部４３のワード線
４１の端部に設置されている。
【００６２】通常、ダミー用のゲートも本アレイと同等
の形状しているが、本願発明のこのメモリアレイ領域の
フローティングゲート（浮遊ゲート）とコントロールゲ
ート（制御ゲート）とがスタックゲート型（スタック構
造）のメモリセルを有していて、このようなメモリセル
を有する不揮発性半導体装置としては、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ等を挙げること
ができる。
の形状しているが、本願発明のこのメモリアレイ領域の
フローティングゲート（浮遊ゲート）とコントロールゲ
ート（制御ゲート）とがスタックゲート型（スタック構
造）のメモリセルを有していて、このようなメモリセル
を有する不揮発性半導体装置としては、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ等を挙げること
ができる。
【００６３】このようなスタック構造のメモリアレイに
おいては、その端部のゲートの外側に図２０（Ｃ）に示
す如くのＯＮＯ膜の残り５４が発生してしまう。このＯ
ＮＯ膜の残り５４は、ＲＩＥ等の異方性エッチングによ
る制御ゲートのエッチング時にＯＮＯ膜が露出して必然
的に発生し、その発生する領域は、図２４に示す如く、
領域（Ａ）と領域（Ｂ）に発生する。
おいては、その端部のゲートの外側に図２０（Ｃ）に示
す如くのＯＮＯ膜の残り５４が発生してしまう。このＯ
ＮＯ膜の残り５４は、ＲＩＥ等の異方性エッチングによ
る制御ゲートのエッチング時にＯＮＯ膜が露出して必然
的に発生し、その発生する領域は、図２４に示す如く、
領域（Ａ）と領域（Ｂ）に発生する。
【００６４】特に、領域（Ａ）のＯＮＯ膜は、図２４
［又は図２２（Ｃ）］見られる如く、アレイ端部４７の
壁沿いには、このエッチング時に長い距離で露出するＯ
ＮＯ膜があるため、このＯＮＯ膜が、通常に行われる後
工程の洗浄工程等で剥がれて（又は切れて）ゴミの発生
源となる。
［又は図２２（Ｃ）］見られる如く、アレイ端部４７の
壁沿いには、このエッチング時に長い距離で露出するＯ
ＮＯ膜があるため、このＯＮＯ膜が、通常に行われる後
工程の洗浄工程等で剥がれて（又は切れて）ゴミの発生
源となる。
【００６５】しかしながら、領域（Ｂ）の露出したＯＮ
Ｏ膜は、端部の領域（Ａ）に比べて狭い間隙で設けられ
ている制御ゲートにより、その露出の長さが短く、その
制御ゲート間で剥がれる（又は切れる）ことなくつなが
っていて、ゴミの発生源にはならない。
Ｏ膜は、端部の領域（Ａ）に比べて狭い間隙で設けられ
ている制御ゲートにより、その露出の長さが短く、その
制御ゲート間で剥がれる（又は切れる）ことなくつなが
っていて、ゴミの発生源にはならない。
【００６６】そこで、特に領域（Ａ）に係わるゴミ発生
を効果的に防止させるものであり、既に上述した如く、
本発明による第３の実施例である図１９（Ａ）〜（Ｃ）
に示す製造工程により、そのアレイ端の平面図である図
２１（Ｃ）に示す如く、既に上述した領域（Ａ）のアレ
イ端部の壁沿いのＯＮＯ膜のほとんどが浮遊ゲートの上
に重ねられている制御ゲート４４で覆われる。
を効果的に防止させるものであり、既に上述した如く、
本発明による第３の実施例である図１９（Ａ）〜（Ｃ）
に示す製造工程により、そのアレイ端の平面図である図
２１（Ｃ）に示す如く、既に上述した領域（Ａ）のアレ
イ端部の壁沿いのＯＮＯ膜のほとんどが浮遊ゲートの上
に重ねられている制御ゲート４４で覆われる。
【００６７】すなわち、図２１（Ｃ）に示すＡ−Ａ′線
断面図で表される図１９（Ｃ）に示す如く、そのＯＮＯ
膜５１はフィールド（素子分離体）４８の端部に乗り上
げている浮遊ゲート材５０とその上に重ねられている制
御ゲート材５２とに挟まれて、ＯＮＯ膜が露出されてい
ないことがよく判る。
断面図で表される図１９（Ｃ）に示す如く、そのＯＮＯ
膜５１はフィールド（素子分離体）４８の端部に乗り上
げている浮遊ゲート材５０とその上に重ねられている制
御ゲート材５２とに挟まれて、ＯＮＯ膜が露出されてい
ないことがよく判る。
【００６８】これにより、制御ゲートのエッチング時に
浮遊ゲートの側壁沿い成長されたＯＮＯ膜が、エッチン
グに晒されないことにより、ゴミとなるＯＮＯ膜の残り
を効果的に発生させないようにできるのである。
浮遊ゲートの側壁沿い成長されたＯＮＯ膜が、エッチン
グに晒されないことにより、ゴミとなるＯＮＯ膜の残り
を効果的に発生させないようにできるのである。
【００６９】
【第４の実施例】また、本発明においては、上述した第
３の実施例と同様な効果を発揮させる他の製造工程とし
て、図２３（Ａ）〜（Ｇ）に示す工程図を参照して以下
に説明する。
３の実施例と同様な効果を発揮させる他の製造工程とし
て、図２３（Ａ）〜（Ｇ）に示す工程図を参照して以下
に説明する。
【００７０】図２３（Ｂ）に示す如く第３の実施例の図
１８（Ｂ）に示すと同様に浮遊ゲート材５０を形成させ
た後、図２３（Ｃ）に示す如く、上述した第３の実施例
のように、形成させた浮遊ゲート材５０をフィールドの
端部に乗り上げさせなくとも、浮遊ゲートの端が、フィ
ールド４８端の近傍迄でくるようにパターンエッチング
させた後、工程の図２３（Ｄ）を経て図２３（Ｅ）の工
程図に示される如く、フィールドと上述のように残した
浮遊ゲート上を覆うようにＯＮＯ膜５１を介して制御ゲ
ート５２を形成させる。
１８（Ｂ）に示すと同様に浮遊ゲート材５０を形成させ
た後、図２３（Ｃ）に示す如く、上述した第３の実施例
のように、形成させた浮遊ゲート材５０をフィールドの
端部に乗り上げさせなくとも、浮遊ゲートの端が、フィ
ールド４８端の近傍迄でくるようにパターンエッチング
させた後、工程の図２３（Ｄ）を経て図２３（Ｅ）の工
程図に示される如く、フィールドと上述のように残した
浮遊ゲート上を覆うようにＯＮＯ膜５１を介して制御ゲ
ート５２を形成させる。
【００７１】次いで、図２３（Ｆ）に示す工程により、
レジスト５３をマスクにして、制御ゲートをエッチング
することにより、図２３（Ｇ）に示す如く、アレイ領域
のビット線方向のアレイ端部での浮遊ゲートと制御ゲー
トとが、フィールド４８の端部の近傍迄で設けられ、し
かも、浮遊ゲート電極５０ａと隔絶されたこの残された
浮遊ゲート５０と、フィールド４８の端とが、ＯＮＯ膜
５１を介して、制御ゲート５２で覆われる。
レジスト５３をマスクにして、制御ゲートをエッチング
することにより、図２３（Ｇ）に示す如く、アレイ領域
のビット線方向のアレイ端部での浮遊ゲートと制御ゲー
トとが、フィールド４８の端部の近傍迄で設けられ、し
かも、浮遊ゲート電極５０ａと隔絶されたこの残された
浮遊ゲート５０と、フィールド４８の端とが、ＯＮＯ膜
５１を介して、制御ゲート５２で覆われる。
【００７２】これにより、フィールド４８の端部に乗り
上げ、且つ上述した残りの浮遊ゲート５０に乗り上げて
いるＯＮＯ膜５１は、完全に制御ケート５２に覆われ、
同様にこのアレイ端でのＯＮＯ膜が、制御ゲートのエッ
チング時に露出されないことがよく判る。
上げ、且つ上述した残りの浮遊ゲート５０に乗り上げて
いるＯＮＯ膜５１は、完全に制御ケート５２に覆われ、
同様にこのアレイ端でのＯＮＯ膜が、制御ゲートのエッ
チング時に露出されないことがよく判る。
【００７３】
【発明の効果】本発明によれば、フローティングゲート
とコントロールゲートとの間の絶縁膜を形成するために
全面に形成された絶縁膜を、メモリセル領域外で除去す
る際に、下側にポリシリコンが存在するため、ドライエ
ッチングを用いることができ、その際オーバエッチング
であっても、ゲート酸化膜形成領域のシリコン基板をエ
ッチングするおそれはないので、製品の歩留りを向上で
きる。
とコントロールゲートとの間の絶縁膜を形成するために
全面に形成された絶縁膜を、メモリセル領域外で除去す
る際に、下側にポリシリコンが存在するため、ドライエ
ッチングを用いることができ、その際オーバエッチング
であっても、ゲート酸化膜形成領域のシリコン基板をエ
ッチングするおそれはないので、製品の歩留りを向上で
きる。
【００７４】また、第２の実施例により、メモリアレイ
領域におけるＯＮＯ膜の残渣によるゴミの発生をなくす
ことができる。
領域におけるＯＮＯ膜の残渣によるゴミの発生をなくす
ことができる。
【００７５】更にまた、第３及び第４の実施例により、
メモリアレイ領域でのフローティングゲートとコントロ
ールゲートとがスタック構造を有する不揮発性半導体装
置において、発生しやすい浮遊ゲートの端部でのゴミの
発生を効果的に防止することができる。
メモリアレイ領域でのフローティングゲートとコントロ
ールゲートとがスタック構造を有する不揮発性半導体装
置において、発生しやすい浮遊ゲートの端部でのゴミの
発生を効果的に防止することができる。
【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の平面図である。
置の平面図である。
【図２】第１の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図３】第１の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図４】第１の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図５】本発明の第２実施例の不揮発性半導体記憶装置
の平面図である。
の平面図である。
【図６】第２の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図７】第２の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図８】第２の実施例の不揮発性半導体記憶装置の各製
造工程における断面図である。
造工程における断面図である。
【図９】従来の不揮発性半導体記憶装置の製造工程を示
す断面図である。
す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１３】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１４】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図１７】不揮発性半導体記憶装置のメモリセルのアレ
イ領域とその周辺回路を表す概念平面図である。
イ領域とその周辺回路を表す概念平面図である。
【図１８】本発明の第３の実施例による不揮発性半導体
記憶装置の製造工程を示す断面図である。
記憶装置の製造工程を示す断面図である。
【図１９】第３の実施例による不揮発性半導体記憶装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２０】従来の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図２１】本発明による第３及び第４の実施例による揮
発性半導体記憶装置のアレイ領域の端部の拡大平面図で
ある。
発性半導体記憶装置のアレイ領域の端部の拡大平面図で
ある。
【図２２】第１及び第２の実施例による揮発性半導体記
憶装置のアレイ領域の端部の拡大平面図である。
憶装置のアレイ領域の端部の拡大平面図である。
【図２３】本発明による第４の実施例による不揮発性半
導体記憶装置の製造工程を示す断面図である。
導体記憶装置の製造工程を示す断面図である。
【図２４】スタック構造を有する不揮発性半導体記憶装
置のメモリセルのアレイ領域における制御ゲートのエッ
チングで、壁沿いに残るＯＮＯ膜を示す概念拡大平面図
である。
置のメモリセルのアレイ領域における制御ゲートのエッ
チングで、壁沿いに残るＯＮＯ膜を示す概念拡大平面図
である。
１０ Ｓｉ基板 １２，１３ ゲート絶縁膜 １４ 素子分離領域 １６，１７ ポリシリコン １８，２２，２８，３２ レジストパターン ２０，５０ａ フローティングゲート電極（又は浮遊ゲ
ート電極） ２４，５１ ＯＮＯ膜 ２７ 高融点金属／ポリシリコン２層構造膜 ３０，４４，５２ａ コントロールゲート電極（又は制
御ゲート電極） ３１，５４ 残ったＯＮＯ膜 ３４ ゲート電極 ３７，３８ ダミーパターン ４０ ビット線 ４１ ワード線 ４２ 周辺回路 ４３ アレイ領域の端部 ４６ 拡散層 ４７ アレイ端部 ４８ フィールド（又は素子分離領域） ４９ トンネル酸化膜 ５１ 遊離ゲート材 ５２ 制御ゲート材 ５３ レジスト
ート電極） ２４，５１ ＯＮＯ膜 ２７ 高融点金属／ポリシリコン２層構造膜 ３０，４４，５２ａ コントロールゲート電極（又は制
御ゲート電極） ３１，５４ 残ったＯＮＯ膜 ３４ ゲート電極 ３７，３８ ダミーパターン ４０ ビット線 ４１ ワード線 ４２ 周辺回路 ４３ アレイ領域の端部 ４６ 拡散層 ４７ アレイ端部 ４８ フィールド（又は素子分離領域） ４９ トンネル酸化膜 ５１ 遊離ゲート材 ５２ 制御ゲート材 ５３ レジスト
Claims (21)
- 【請求項１】不揮発性メモリを有するメモリセルのアレ
イ領域と、前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置において、 前記不揮発性メモリのコントロールゲート電極を構成す
る導電材料とからなるダミーパターンが、前記メモリセ
ル領域と前記周辺回路領域との間の境界領域に、製造工
程で除去されずに残った残渣を覆うように設けられてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】不揮発性メモリを有するメモリセルのアレ
イ領域と、前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置において、 前記不揮発性メモリのコントロールゲート電極を構成す
る導電材料とからなるダミーパターンが、前記メモリセ
ル領域と前記周辺回路領域との間の境界領域に、製造工
程で除去されずに残った残渣を覆うように設けられ、 前記アレイ領域のビット線方向のアレイ端で、前記フロ
ーティングゲート電極の端が前記コントロールゲート電
極で覆われていることを特徴とする不揮発性半導体記憶
装置。 - 【請求項３】前記残渣が、前記不揮発性メモリのフロー
ティングゲート電極とコントロールゲート電極との間の
絶縁膜を構成する絶縁材料であることを特徴とする請求
項１または２に記載の不揮発性半導体記憶装置。 - 【請求項４】前記絶縁材料が、酸化膜−窒化膜−酸化膜
よりなる３層構造の膜であることを特徴とする請求項３
記載の不揮発性半導体記憶装置。 - 【請求項５】前記導電材料が、導電性ポリシリコンより
なることを特徴とする請求項１〜４のいずれかに記載の
不揮発性半導体記憶装置。 - 【請求項６】前記導電材料が、上層が高融点金属シリサ
イドで下層が導電性ポリシリコンよりなる２層構造の膜
であることを特徴とする請求項１〜４のいずれかに記載
の不揮発性半導体記憶装置。 - 【請求項７】不揮発性メモリを有するメモリセルのアレ
イ領域と、前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置において、 前記不揮発性メモリの前記フローティングゲート電極を
構成する第１の導電材料と、 前記不揮発性メモリの前記コントロールゲート電極を構
成する第２の導電材料と、 前記フローティングゲート電極と前記コントロールゲー
ト電極との間の絶縁膜を構成する絶縁材料とからなるダ
ミーパターンが、前記メモリセル領域と前記周辺回路領
域との間の境界領域に設けられていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項８】不揮発性メモリを有するメモリセルのアレ
イ領域と、前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置において、 前記不揮発性メモリの前記フローティングゲート電極を
構成する第１の導電材料と、 前記不揮発性メモリの前記コントロールゲート電極を構
成する第２の導電材料と、 前記フローティングゲート電極と前記コントロールゲー
ト電極との間の絶縁膜を構成する絶縁材料とからなるダ
ミーパターンが、前記メモリセル領域と前記周辺回路領
域との間の境界領域に設けられ、 前記アレイ領域のビット線方向のアレイ端で、前記フロ
ーティングゲート電極の端がコントロールゲート電極で
覆われていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項９】前記絶縁材料が、酸化膜−窒化膜−酸化膜
よりなる３層構造の膜であることを特徴とする請求項７
または８に記載の不揮発性半導体記憶装置。 - 【請求項１０】前記第１および第２の導電材料が、導電
性ポリシリコンよりなることを特徴とする請求項７〜９
のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項１１】前記第１の導電材料が導電性ポリシリコ
ンよりなり、前記第２の導電材料が、上層が高融点金属
シリサイドで、下層が導電性ポリシリコンよりなる２層
構造の膜であることを特徴とする請求項７〜９のいずれ
かに記載の不揮発性半導体記憶装置。 - 【請求項１２】前記メモリセルが、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ又はフラッシュＥＥＰＲＯＭの何れかであること
を特徴とする請求項１〜１１の何れかに記載の不揮発性
半導体記憶装置。 - 【請求項１３】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリを制御する回路を有す
る周辺回路領域とを備え、前記アレイ領域で、コントロ
ールゲート電極とフローティングゲート電極とが２重に
重なったスタック構造を有している不揮発性半導体記憶
装置の製造方法において、 前記不揮発性メモリのフローティングゲート電極とコン
トロールゲート電極との間の絶縁膜を構成する絶縁材料
であって、製造過程で除去されずに残った残渣と、 この残渣を覆う、前記不揮発性メモリのフローティング
ゲート電極を構成する導電材料とからなるパターンを、
前記メモリセル領域と前記周辺回路領域との間の境界領
域に設けることを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項１４】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリを制御する回路を有す
る周辺回路領域とを備え、前記アレイ領域で、コントロ
ールゲート電極とフローティングゲート電極とが２重に
重なったスタック構造を有している不揮発性半導体記憶
装置の製造方法において、 前記不揮発性メモリのフローティングゲート電極とコン
トロールゲート電極との間の絶縁膜を構成する絶縁材料
であって、製造過程で除去されずに残った残渣と、 この残渣を覆う、前記不揮発性メモリのフローティング
ゲート電極を構成する導電材料とからなるパターンを、
前記メモリセル領域と前記周辺回路領域との間の境界領
域に設け、 前記アレイ領域のビット線方向のアレイ端部での前記フ
ローティングゲート電極と前記コントロール電極とが、
前記フローティングゲート電極の端が、フィールドの端
部に乗り上げている上に前記コントロールゲート電極を
覆うパターンを、前記アレイ領域のビット線方向のアレ
イ端部に設けることを特徴とする不揮発性半導体記憶装
置の製造方法。 - 【請求項１５】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリセルを制御する回路を
有する周辺回路領域とを備え、前記アレイ領域で、コン
トロールゲート電極とフローティングゲート電極とが２
重に重なったスタック構造を有している不揮発性半導体
記憶装置の製造方法において、 基板上に素子分離領域およびゲート絶縁膜を形成する工
程と、 前記不揮発性メモリのフローティングゲート電極となる
第１の導電材料を全面に形成した後、前記メモリセル領
域の前記第１の導電材料をパターニングして前記フロー
ティングゲート電極を形成する工程と、 イオン注入して、チャネルストッパを形成する工程と、 前記フローティングゲート電極上の絶縁膜となる絶縁材
料を全面に形成する工程と、 前記メモリセル領域外の前記絶縁材料および前記第１の
導電材料をドライエッチングで除去する工程と、 前記メモリセル領域外の前記ゲート絶縁膜をウェットエ
ッチングで除去し、再びゲート絶縁膜を形成する工程
と、 前記メモリセル領域外の前記第１の導電材料の側壁に形
成された前記絶縁材料であって、前記ドライエッチング
および前記ウェットエッチングにより除去されずに残っ
た残渣を覆うように、前記不揮発性メモリのコントロー
ルゲート電極となる第２の導電材料を全面に形成した
後、前記メモリセル領域の前記第２の導電材料をパター
ニングして前記コントロールゲート電極を形成する工程
と、 前記残渣を覆う第２の導電材料の部分を、前記メモリセ
ル領域と前記周辺回路領域との間の境界領域に残すよう
にして、前記周辺回路領域の前記第２の導電材料をパタ
ーニングして、ゲート電極を形成する工程と、を含むこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１６】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリセルを制御する回路を
有する周辺回路領域とを備え、前記アレイ領域で、コン
トロールゲート電極とフローティングゲート電極とが２
重に重なったスタック構造を有している不揮発性半導体
記憶装置の製造方法において、 基板上に素子分離領域およびゲート絶縁膜を形成する工
程と、 前記不揮発性メモリのフローティングゲート電極となる
第１の導電材料を全面に形成した後、前記メモリセル領
域の前記第１の導電材料をパターニングして前記フロー
ティングゲート電極を形成する工程と、 イオン注入して、チャネルストッパを形成する工程と、 前記フローティングゲート電極上の絶縁膜となる絶縁材
料を全面に形成する工程と、 前記メモリセル領域外の前記絶縁材料および前記第１の
導電材料をドライエッチングで除去する工程と、 前記メモリセル領域外の前記ゲート絶縁膜をウェットエ
ッチングで除去し、再びゲート絶縁膜を形成する工程
と、 前記メモリセル領域外の前記第１の導電材料の側壁に形
成された前記絶縁材料であって、前記ドライエッチング
および前記ウェットエッチングにより除去されずに残っ
た残渣を覆うように、前記不揮発性メモリのコントロー
ルゲート電極となる第２の導電材料を全面に形成した
後、前記メモリセル領域の前記第２の導電材料をパター
ニングして前記コントロールゲート電極を形成する工程
と、 前記残渣を覆う第２の導電材料の部分を、前記メモリセ
ル領域と前記周辺回路領域との間の境界領域に残すよう
にして、前記周辺回路領域の前記第２の導電材料をパタ
ーニングして、ゲート電極を形成する工程と、 前記アレイ領域のビット線方向のアレイ端部での前記フ
ローティングゲート電極と前記コントロール電極とが、
前記フローティングゲート電極の端が、フィールドの端
部で乗り上げている上に前記コントロールゲート電極を
覆うようにパターニングさせる工程と、を含むことを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１７】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリを制御する回路を有す
る周辺回路領域とを備え、前記アレイ領域で、コントロ
ールゲート電極とフローティングゲート電極とが２重に
重なったスタック構造を有している不揮発性半導体記憶
装置の製造方法において、 前記不揮発性メモリのフローティングゲート電極を構成
する第１の導電材料と、前記不揮発性メモリのコントロ
ールゲート電極を構成する第２の導電材料と、 前記フローティングゲート電極と前記コントロールゲー
ト電極との間の絶縁膜を構成する絶縁材料とからなるパ
ターンを、 からなるパターンを、前記メモリセル領域と前記周辺回
路領域との間の境界領域に設けることを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項１８】不揮発性メモリを有するメモリセルのア
レイ領域と、前記不揮発性メモリを制御する回路を有す
る周辺回路領域とを備え、前記アレイ領域で、コントロ
ールゲート電極とフローティングゲート電極とが２重に
重なったスタック構造を有している不揮発性半導体記憶
装置の製造方法において、 前記不揮発性メモリのフローティングゲート電極を構成
する第１の導電材料と、前記不揮発性メモリのコントロ
ールゲート電極を構成する第２の導電材料と、 前記フローティングゲート電極と前記コントロールゲー
ト電極との間の絶縁膜を構成する絶縁材料とからなるパ
ターンを、前記メモリセル領域と前記周辺回路領域との
間の境界領域に設け、 前記アレイ領域のビット線方向のアレイ端部での前記フ
ローティングゲート電極と前記コントロール電極とが、
前記フローティングゲート電極の端が、フィールドの端
部に乗り上げている上に前記コントロールゲート電極を
覆うパターンを、前記アレイ領域のビット線方向のアレ
イ端部に設けることを特徴とする不揮発性半導体記憶装
置の製造方法。 - 【請求項１９】不揮発性メモリを有するメモリセルのア
レイ領域と前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置の製造方法において、 基板上に素子分離領域およびゲート絶縁膜を形成する工
程と、 前記不揮発性メモリのフローティングゲート電極となる
第１の導電材料を全面に形成した後、前記メモリセル領
域の前記第１の導電材料をパターニングして前記フロー
ティングゲート電極を形成する工程と、 イオン注入して、チャネルストッパを形成する工程と、 前記フローティングゲート電極上の絶縁膜となる絶縁材
料を全面に形成する工程と、 前記メモリセルと前記周辺回路領域との間の境界領域に
ある前記第１の導電材料の一部とその上にある前記絶縁
材料とを残して、前記境界領域および前記周辺回路領域
の前記絶縁材料および前記第１の導電材料をドライエッ
チングで除去する工程と、 前記周辺回路領域の前記ゲート絶縁膜をウェットエッチ
ングで除去し、再びゲート絶縁膜を形成する工程と、 第２の導電材料を全面に形成した後、前記メモリセル領
域の前記第２の導電材料をパターニングして前記コント
ロールゲート電極を形成する工程と、 前記残された第１の導電材料とその上の絶縁材料とを覆
う第２の導電材料の部分を、前記メモリセル領域と前記
周辺回路領域との間の境界領域に残すようにして、前記
周辺回路領域の前記第２の導電材料をパターニングし
て、ゲート電極を形成する工程と、を含むことを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項２０】不揮発性メモリを有するメモリセルのア
レイ領域と前記不揮発性メモリを制御する回路を有する
周辺回路領域とを備え、前記アレイ領域で、コントロー
ルゲート電極とフローティングゲート電極とが２重に重
なったスタック構造を有している不揮発性半導体記憶装
置の製造方法において、 基板上に素子分離領域およびゲート絶縁膜を形成する工
程と、 前記不揮発性メモリのフローティングゲート電極となる
第１の導電材料を全面に形成した後、前記メモリセル領
域の前記第１の導電材料をパターニングして前記フロー
ティングゲート電極を形成する工程と、 イオン注入して、チャネルストッパを形成する工程と、 前記フローティングゲート電極上の絶縁膜となる絶縁材
料を全面に形成する工程と、 前記メモリセルと前記周辺回路領域との間の境界領域に
ある前記第１の導電材料の一部とその上にある前記絶縁
材料とを残して、前記境界領域および前記周辺回路領域
の前記絶縁材料および前記第１の導電材料をドライエッ
チングで除去する工程と、 前記周辺回路領域の前記ゲート絶縁膜をウェットエッチ
ングで除去し、再びゲート絶縁膜を形成する工程と、 第２の導電材料を全面に形成した後、前記メモリセル領
域の前記第２の導電材料をパターニングして前記コント
ロールゲート電極を形成する工程と、 前記残された第１の導電材料とその上の絶縁材料とを覆
う第２の導電材料の部分を、前記メモリセル領域と前記
周辺回路領域との間の境界領域に残すようにして、前記
周辺回路領域の前記第２の導電材料をパターニングし
て、ゲート電極を形成する工程と、 前記アレイ領域のビット線方向のアレイ端部での前記フ
ローティングゲート電極と前記コントロール電極とが、
前記フローティングゲート電極の端が、フィールドの端
部で乗り上げている上に前記コントロールゲート電極を
覆うようにパターニングさせる工程と、を含むことを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２１】前記アレイ領域のビット線方向のアレイ
端部での前記フローティングゲート電極と前記コントロ
ール電極とが、前記フローティングゲート電極の端が、
フィールドの端部の近傍迄で設けられ、前記コントロー
ルゲート電極が、前記フィールドの端部に乗り上げ、且
つ前記フローティングゲート電極用に設けられた部材と
を覆うようにパターニングさせる工程であることを特徴
する請求項１６、１８又は２０のいずれかに記載の不揮
発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33086599A JP3773728B2 (ja) | 1999-01-26 | 1999-11-22 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1661299 | 1999-01-26 | ||
| JP11-16612 | 1999-01-26 | ||
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