JP2004039734A - 素子分離膜の形成方法 - Google Patents
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Abstract
【課題】ゲート絶縁膜の厚さが異なる複数種類のトランジスタを有する半導体装置において、素子分離膜の縁部にディボットが発生することを防止すると共に、素子領域上に素子分離膜が延出することを防止して、半導体装置のより一層の高性能化及び高集積化を達成できる素子分離膜の形成方法を提供する。
【解決手段】シリコン基板１０１にシリコン酸化膜１０２及びシリコン窒化膜１０３を形成する。そして、シリコン基板１０１に素子分離用の溝１０４を形成した後、シリコン窒化膜１０３を、シリコン酸化膜１０２及び犠牲酸化膜の合計の厚さ分だけ等方エッチングする。その後、高電圧動作部をレジスト膜１０６で覆い、第２の領域のシリコン窒化膜１０３を、一方のゲート酸化膜の厚さ分だけ等方エッチングする。
【選択図】 図８
【解決手段】シリコン基板１０１にシリコン酸化膜１０２及びシリコン窒化膜１０３を形成する。そして、シリコン基板１０１に素子分離用の溝１０４を形成した後、シリコン窒化膜１０３を、シリコン酸化膜１０２及び犠牲酸化膜の合計の厚さ分だけ等方エッチングする。その後、高電圧動作部をレジスト膜１０６で覆い、第２の領域のシリコン窒化膜１０３を、一方のゲート酸化膜の厚さ分だけ等方エッチングする。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、溝に埋め込まれた絶縁膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子領域間を分離する素子分離膜の形成方法に関し、特にフラッシュメモリ等のようにゲート絶縁膜の厚さが異なる複数種類のトランジスタを有する半導体装置に好適な素子分離膜の形成方法に関する。
【０００２】
【従来の技術】
半導体装置の高密度化に伴って、溝に埋め込まれた絶縁膜により素子領域間を分離するシャロートレンチアイソレーションが使用されるようになった。
【０００３】
図１，図２は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を工程順に示す断面図である。
【０００４】
まず、図１（ａ）に示すように、シリコン基板１１の表面を熱酸化して、シリコン酸化膜（ＳｉＯ２ ）１２を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により、シリコン酸化膜１２の上に、シリコン窒化膜（ＳｉＮ）１３を形成する。そして、フォトリソグラフィ法により、シリコン窒化膜１３の上に、素子分離領域に対応する部分が開口されたレジスト膜１４を形成する。
【０００５】
次に、レジスト膜１４をマスクとしてシリコン窒化膜１３をエッチングする。そして、レジスト膜１４を除去した後、図１（ｂ）に示すように、シリコン窒化膜１３をマスクとしてシリコン酸化膜１２をエッチングし、更にシリコン基板１１をエッチングして、溝（トレンチ）１５を形成する。
【０００６】
次に、図１（ｃ）に示すように、溝１５の壁面及び底面を熱酸化して、シリコン酸化膜１６を形成する。その後、高密度プラズマ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：化学的気相成長）法により、シリコン基板１１の上側全面にＳｉＯ２ を堆積させてシリコン酸化膜１７を形成し、溝１５内にＳｉＯ２ を埋め込む。
【０００７】
次に、図２（ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ：化学的機械研磨）法により、シリコン窒化膜１３が露出するまでシリコン酸化膜１７を研磨して、表面を平坦化する。以下、溝１５内に埋め込まれたＳｉＯ２ を素子分離膜１７ａという。
【０００８】
次に、図２（ｂ）に示すように、熱燐酸を用いたウェットエッチングにより、シリコン窒化膜１３を除去する。その後、フッ酸（ＨＦ）を用いたウェットエッチングによりシリコン酸化膜１２を除去する。そして、熱酸化法により、シリコン基板１１の表面に犠牲酸化膜１８を形成する。この犠牲酸化膜１８を介してシリコン基板１１の表面に、例えばしきい値調整用の導電性不純物をイオン注入する。
【０００９】
次いで、犠牲酸化膜１８を除去した後、図２（ｃ）に示すように、シリコン基板１１の表面にゲート酸化膜１９を形成する。その後、ゲート酸化膜１９上に所定のパターンでゲート電極を形成し、このゲート電極をマスクとしてシリコン基板１１に導電性不純物を注入して、ソース／ドレイン領域を形成する。このようにして、シャロートレンチアイソレーション（素子分離膜１７ａ）により素子領域間が分離された半導体装置が製造される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法には、以下に示す問題点がある。すなわち、シリコン酸化膜１２及び犠牲酸化膜１８をフッ酸により除去する際に、図３に示すように、素子分離膜１７ａもエッチングされるので、素子分離膜１７ａにディボット（Ｄｉｖｏｔ ）と呼ばれる窪みが発生することがある。
【００１１】
フラッシュメモリ等を形成する際には、素子分離膜１７ａ上にもゲート電極を形成する。しかし、ディボットの部分にゲート電極の一部が埋め込まれると、この部分で電界が集中して、しきい値電圧が低い寄生トランジスタが発生する。この寄生トランジスタにより、図４に示すように、トランジスタの電圧−電流特性にハンプ（ｈｕｍｐ）と呼ばれるこぶが発生する。これにより、トランジスタのしきい値電圧が変化して、オフリーク電流増加などの不具合の原因になる。
【００１２】
フッ酸で素子分離膜１７ａがエッチングされてもディボットが発生しないように、素子分離膜１７ａを形成する前にシリコン窒化膜１３を等方エッチングしておくこともある。また、図５に示すように、シリコン窒化膜１３の側方にサイドウォール１９を形成してから、溝１５を形成することもある（特開平１１−２６０９０６号、特開２０００−２０８６１３号）。
【００１３】
しかしながら、フラッシュメモリでは、このようなプロセスではディボットに対する対策としては不十分である。
【００１４】
図６は、フラッシュメモリの構成を示す模式図である。フラッシュメモリでは、２つのゲート電極（フローティングゲート２１ａ及びコントロールゲート２１ｂ）をもつトランジスタが形成されたメモリセル部と、１．２〜３．３Ｖ程度の低電圧で駆動するトランジスタが形成された低電圧動作部と、２０Ｖ程度の高電圧で駆動するトランジスタが形成された高電圧動作部とを有している。低電圧動作部のトランジスタのゲート絶縁膜２３は、高電圧動作部のトランジスタのゲート絶縁膜２４よりも厚さが薄い。なお、メモリセル部のゲート絶縁膜２２の厚さは、低電圧動作部のゲート絶縁膜２３と同じである。
【００１５】
通常、これらのトランジスタのゲート絶縁膜は同時に形成される。すなわち、厚い絶縁膜を形成した後、高電圧動作部の絶縁膜上にレジスト膜を形成し、低電圧動作部及びメモリセル部（以下、単に「低電圧動作部」という）の絶縁膜を数１００Åだけエッチングして薄膜化する。
【００１６】
シリコン窒化膜の等方エッチングによりディボットの発生を防止する場合、高電圧動作部に合わせてシリコン窒化膜を等方エッチングすると、図７に示すように、高電圧動作部ではディボットが発生しないものの、低電圧動作部でディボットが発生してしまう。低電圧動作部に合わせてシリコン窒化膜を等方エッチングすると、高電圧動作部の素子領域上に素子分離膜が残って、素子領域が狭くなり、高集積化が阻害される。
【００１７】
これと同様に、サイドウォールによりディボットの発生を防止する場合も、高電圧動作部に合わせてサイドウォールを形成すると低電圧動作部でディボットを防止する効果がなくなり、低電圧動作部に合わせてサイドウォールを形成すると、高電圧動作部の素子領域上に素子分離膜が残ってしまう。
【００１８】
なお、特開２００１−９４０７５号には、ポリシリコン膜の側部に形成したシリコン酸化膜により、素子分離膜（シャロートレンチアイソレーション）の縁部のディボットの発生を防止する方法が記載されている。しかし、この方法においても、周辺回路部がゲート絶縁膜の厚さが異なる２種類のトランジスタで構成されている場合は、上記と同様の不具合が発生する。
【００１９】
以上から、本発明の目的は、ゲート絶縁膜の厚さが異なる複数種類のトランジスタを有する半導体装置において、素子分離膜（シャロートレンチアイソレーション）の縁部にディボットが発生することを防止すると共に、素子領域上に素子分離膜が延出することを防止して、半導体装置のより一層の高性能化及び高集積化を達成できる素子分離膜の形成方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明の第１の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記第１の領域を第１のレジスト膜で保護し、前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２１】
本発明においては、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量（溝の縁から第２のシリコン酸化膜までの距離）をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２２】
この場合、上記の効果を確実に得るために、第１の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第５のシリコン酸化膜の厚さに応じて決定することが好ましい。
【００２３】
本発明の第２の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２４】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２５】
この場合、上記の効果を確実に得るため、第１の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第３のシリコン膜の厚さに応じて決定することが好ましい。
【００２６】
本発明の第３の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記半導体基板の前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記サイドウォールを等方エッチングする第１の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングし前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２７】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２８】
この場合、上記の効果を確実に得るため、サイドウォールを形成する工程において、サイドウォールの幅（サイドウォールの底部における幅）を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第１の等方エッチング工程におけるエッチング量を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。
【００２９】
本発明の第４の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングして前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第１の等方エッチング工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチイングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００３０】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００３１】
この場合、上記の効果を確実に得るため、サイドウォールを形成する工程において、サイドウォールの幅を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第３のシリコン酸化膜の厚さに応じて決定することが好ましい。
【００３２】
本発明の第４の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域に前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜をマスクとし前記第１の領域の前記半導体基板をエッチングして第１の溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板上に形成した第１のレジスト膜で前記第１の領域を保護し、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域上の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域をエッチングし第２の溝を形成する工程と、前記第１のレジスト膜の開口部を介して前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第２の領域を第２のレジスト膜で保護し前記第１の領域の前記第４のシリコン酸化膜を除去すると共に、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第５の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００３３】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００３４】
この場合、上記の効果を確実に得るため、第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３６】
（第１の実施の形態）
図８〜図１１は、本発明の第１の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図８〜図１１において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００３７】
まず、図８（ａ）に示すように、シリコン基板１０１の上に熱酸化法によりシリコン酸化膜１０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜１０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜１０３及びシリコン酸化膜１０２を除去して、シリコン基板１０１を部分的に露出させる。
【００３８】
次に、図８（ｂ）に示すように、シリコン窒化膜１０３をマスクとしてシリコン基板１０１を約３００ｎｍの厚さだけエッチングして、溝（トレンチ）１０４を形成する。その後、熱酸化法により、溝１０４の壁面及び底面に、厚さが１〜３ｎｍのシリコン酸化膜１０５を形成する。このシリコン酸化膜１０５は、次工程でシリコン窒化膜１０３をエッチングする際にシリコン基板１０１を保護するために形成する。
【００３９】
次に、図８（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜１０３を約２０ｎｍだけ等方エッチングする。これにより、溝１０４の縁からシリコン窒化膜１０３までの間隔が約２０ｎｍとなる。
【００４０】
なお、エッチング条件を適正に選択すれば、ドライエッチングでもシリコン窒化膜１０３を等方エッチングすることができる。
【００４１】
次に、図９（ａ）に示すように、シリコン基板１０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜１０６を形成する。そして、このレジスト膜１０６をマスクとして、シリコン窒化膜１０３を約３５ｎｍだけ等方性エッチングする。これにより、低電圧動作部では溝１０４の縁からシリコン窒化膜１０３までの間隔が５５ｎｍとなる。その後、レジスト膜１０６除去する。
【００４２】
次に、シリコン基板１０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝１０４内にＳｉＯ２ を埋め込む。その後、図９（ｂ）に示すように、ＣＭＰ法により、シリコン窒化膜１０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝１０４内に埋め込まれたＳｉＯ２ を素子分離膜１０７という。
【００４３】
次に、図９（ｃ）に示すように、熱燐酸によってシリコン窒化膜１０３を除去する。その後、フッ酸処理によって、基板１０１上に露出しているシリコン酸化膜１０２を除去する。この段階では、高電圧動作部の素子分離膜１０７のオフセット量（素子分離膜の縁から溝の縁までの距離）は約１０ｎｍであり、低電圧動作部の素子分離膜１０７のオフセット量は約４５ｎｍとなる。また、高電圧動作部及び低電圧動作部の素子分離膜１０７の高さは同じである。
【００４４】
次に、図１０（ａ）に示すように、露出しているシリコン基板１０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜１０８を形成する。このとき、シリコン基板１０１の表面の不純物や欠陥の多い部分が犠牲酸化膜１０８に取り込まれる。その後、この犠牲酸化膜１０８を介してシリコン基板１０１に、例えばしきい値調整用の導電性不純物を導入する。
【００４５】
次に、図１０（ｂ）に示すように、フッ酸により、犠牲酸化膜１０８を除去する。このとき、素子分離膜１０７も等方エッチングされるので、高電圧動作部では素子分離膜１０７のオフセット量は０となり、低電圧動作部では素子分離膜１０７のオフセット量は約３５ｎｍとなる。
【００４６】
次に、図１０（ｃ）に示すように、シリコン基板１０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜１０９を形成する。
【００４７】
次に、シリコン基板１０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、図１１（ａ）に示すように、高電圧動作部のみを覆うレジスト膜１１０を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜１０９を除去する。このとき、低電圧動作部の素子分離膜１０７も等方エッチングされ、オフセット量は０になる。また、低電圧動作部の素子分離膜１０７は、高電圧動作部の素子分離膜１０７に比べて高さが約３５ｎｍ低くなる。
【００４８】
次いで、レジスト膜１１０を除去した後、図１１（ｂ）に示すように、シリコン基板１０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜１１１を形成する。このようにして、高電圧動作部のゲート酸化膜１０９及び低電圧動作部のゲート酸化膜１１１をそれぞれ所望の厚さに形成することができる。
【００４９】
本実施の形態によれば、低電圧動作部及び高電圧動作部にそれぞれ溝１０４を形成した後、高電圧動作部をレジスト膜１０６で覆い、低電圧動作部のシリコン窒化膜１０３を等方エッチングする。これにより、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる。従って、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。その結果、フラッシュメモリ等の半導体装置のより一層の高性能化及び高集積化が達成できる。
【００５０】
図１２は、本実施の形態をフラッシュメモリの製造に適用した例を示す模式断面図である。
【００５１】
上述したように、シリコン基板１０１上に薄いゲート酸化膜１１１と厚いゲート酸化膜１０９とを形成した後、低電圧動作部及び高電圧動作部にゲート電極１２１，１２２を形成する。また、メモリセル部では、薄いゲート酸化膜１１１の上にフローティングゲート１２３を形成し、その上にシリコン酸化膜１２４を介してコントロールゲート１２５を形成する。このようにして、フラッシュメモリが完成する。
【００５２】
このフラッシュメモリは、素子分離膜にディボットがないので、良好なトランジスタ特性を得ることができる。また、素子領域上に素子分離膜が延出することが防止されるので、高集積化が達成される。
【００５３】
（第２の実施の形態）
図１３〜図１６は本発明の第２の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図１３〜図１６において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００５４】
まず、図１３（ａ）に示すように、シリコン基板２０１の上に熱酸化法によりシリコン酸化膜２０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜２０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜２０３及びシリコン酸化膜２０２を除去して、シリコン基板２０１を部分的に露出させる。
【００５５】
次に、図１３（ｂ）に示すように、シリコン窒化膜２０３をマスクとしてシリコン基板２０１を約３００ｎｍの厚さだけエッチングして、溝２０４を形成する。その後、熱酸化法により、溝２０４の壁面及び底面に厚さが１〜３ｎｍのシリコン酸化膜２０５を形成する。このシリコン酸化膜２０５は、次工程でシリコン窒化膜２０３をエッチングする際に、シリコン基板２０１を保護するために形成する。
【００５６】
次に、図１３（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜２０３を約５５ｎｍだけ等方エッチングする。これにより、溝２０４の縁からシリコン窒化膜２０３までの距離が約５５ｎｍとなる。
【００５７】
なお、シリコン窒化膜２０３の等方エッチングは、ドライエッチングにより行ってもよい。
【００５８】
次に、図１４（ａ）に示すように、シリコン基板２０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝２０４内にＳｉＯ２ を埋め込む。その後、ＣＭＰ法により、シリコン窒化膜２０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝２０４内に埋め込まれたＳｉＯ２ を素子分離膜２０７という。
【００５９】
次に、図１４（ｂ）に示すように、熱燐酸によってシリコン窒化膜２０３を除去する。その後、フッ酸処理によって、素子分離膜２０７間のシリコン酸化膜２０２を除去する。このフッ酸処理により、素子分離膜２０７が全体的に約１０ｎｍエッチングされ、素子分離膜２０７のオフセット量が４５ｎｍとなる。
【００６０】
次に、シリコン基板２０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、図１４（ｃ）に示すように、低電圧動作部のみを覆うレジスト膜２０６を形成する。その後、高電圧動作部の素子分離膜２０７をフッ酸により３５ｎｍ程度エッチングする。これにより、高電圧動作部の素子分離膜２０７のオフセット量が約１０ｎｍとなり、低電圧動作部の素子分離膜２０７に比べて高さが約３５ｎｍ低くなる。
【００６１】
次に、レジスト膜２０６を除去した後、図１５（ａ）に示すように、素子分離膜２０７間のシリコン基板２０１の表面を熱酸化して、厚さが約１０ｎｍの犠牲酸化膜２０８を形成する。この熱酸化により、シリコン基板２０１の表面の不純物や欠陥の多い部分が犠牲酸化膜２０８中に取り込まれる。その後、この犠牲酸化膜２０８を介してシリコン基板２０１に、例えばしきい値調整用の導電性不純物をイオン注入する。
【００６２】
次に、図１５（ｂ）に示すように、犠牲酸化膜２０８をフッ酸により除去する。このフッ酸処理により、高電圧動作部の素子分離膜２０７のオフセット量は０となり、低電圧動作部の素子分離膜２０のオフセット量は約３５ｎｍとなる。
【００６３】
次に、図１５（ｃ）に示すように、素子分離膜２０７間のシリコン基板２０１の表面を熱酸化して、厚さが約３５ｎｍのゲート酸化膜２０９を形成する。
【００６４】
次に、シリコン基板２０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、図１６（ａ）に示すように、高電圧動作部のみを覆うレジスト膜２１０を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜２０９を除去する。このとき、低電圧動作部の素子分離膜２０７も等方エッチングされるので、オフセット量は０となる。また、低電圧動作部の素子分離膜２０７は高電圧動作部の素子分離膜２０７とほぼ同じ高さとなる。
【００６５】
次いで、レジスト膜２１０を除去した後、図１６（ｂ）に示すように、シリコン基板２０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜２１１を形成する。このようにして、高電圧動作部のゲート酸化膜２０９及び低電圧動作部のゲート酸化膜２１１をそれぞれ所望の厚さに形成することができる。
【００６６】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜２０９，２１１上にゲート電極を形成する。メモリセル部では、ゲート酸化膜２１１上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００６７】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００６８】
（第３の実施の形態）
図１７〜図２０は、本発明の第３の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図１７〜図２０において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００６９】
まず、図１７（ａ）に示すように、シリコン基板３０１の上に熱酸化法によりシリコン酸化膜３０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜３０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜３０３及びシリコン酸化膜３０２を除去して、シリコン基板３０１を部分的に露出させる。
【００７０】
次に、図１７（ｂ）に示すように、シリコン窒化膜３０２の側部にサイドウォール３０４を形成する。すなわち、ＣＶＤ法により、シリコン基板３０１の上側全面に厚さが６０ｎｍシリコン酸化膜を形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）等によりシリコン酸化膜を異方性エッチングして、シリコン窒化膜３０３の側部にシリコン酸化膜からなるサイドウォール３０４を形成する。このサイドウォール３０４の幅（サイドウォール底部の幅）は、約５５ｎｍとなる。
【００７１】
次に、シリコン基板３０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、図１７（ｃ）に示すように、低電圧動作部のみを覆うレジスト膜３０５を形成する。その後、高電圧動作部のサイドウォール３０４を、幅が２０ｎｍになるまでフッ酸でエッチングする。エッチング後、レジスト膜３０５を除去する。
【００７２】
次に、図１８（ａ）に示すように、シリコン窒化膜３０３及びサイドウォール３０４をマスクとして、シリコン基板３０１を３００ｎｍだけエッチングし、溝３０６を形成する。その後、溝３０６の壁面及び底面を熱酸化して、厚さが１〜３ｎｍのシリコン酸化膜３０７を形成する。高電圧動作部では、シリコン窒化膜３０３から溝３０６の縁までの距離は約２０ｎｍとなり、低電圧動作部では、シリコン窒化膜３０３から溝３０６の縁までの距離は約５５ｎｍとなる。
【００７３】
次に、図１８（ｂ）に示すように、シリコン基板３０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝３０６内にＳｉＯ２ を埋め込む。その後、ＣＭＰ法によりシリコン窒化膜３０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝３０６内に埋め込まれたＳｉＯ２ を素子分離膜３０８という。
【００７４】
次に、図１８（ｃ）に示すように、熱燐酸によってシリコン窒化膜３０３を除去する。その後、フッ酸処理によって、素子分離膜３０８間のシリコン酸化膜３０２を除去する。このとき、素子分離膜３０８も等方エッチングされるので、高電圧動作部の素子分離膜３０８のオフセット量は約１０ｎｍ、低電圧動作部の素子分離膜３０８のオフセット量は約４５ｎｍとなる。高電圧動作部及び低電圧動作部の素子分離膜３０８の高さは同じである。
【００７５】
次に、図１９（ａ）に示すように、素子分離膜３０８間のシリコン基板３０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜３０９を形成する。このとき、シリコン基板３０１の表面の不純物や欠陥の多い部分が犠牲酸化膜３０９に取り込まれる。その後、犠牲酸化膜３０９を介してシリコン基板３０１に例えばしきい値調整用の導電性不純物をイオン注入する。
【００７６】
次に、図１９（ｂ）に示すように、フッ酸により犠牲酸化膜３０９を除去する。このとき、素子分離膜３０８も等方エッチングされるので、高電圧動作部の素子分離膜３０８のオフセット量は０となり、低電圧動作部の素子分離膜３０８のオフセット量は約３５ｎｍとなる。
【００７７】
次に、図１９（ｃ）に示すように、シリコン基板３０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜３１０を形成する。
【００７８】
次に、図２０（ａ）に示すようにシリコン基板３０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜３１１を形成する。その後、フッ酸により低電圧動作部のシリコン酸化膜３１０を除去する。このとき、高電圧動作部の素子分離膜３０８も等方エッチングされて、オフセット量は０となる。また、高電圧動作部の素子分離膜３０８は、低電圧動作部の素子分離膜３０８よりも高さが約３５ｎｍ低くなる。
【００７９】
次いで、レジスト膜３１１を除去した後、図２０（ｂ）に示すように、シリコン基板３０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜３１２を形成する。このようにして、高電圧動作部のゲート酸化膜３１０及び低電圧動作部のゲート酸化膜３１２をそれぞれ所望の厚さに形成することができる。
【００８０】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜３１０，３１２上にゲート電極を形成する。メモリセル部では、ゲート酸化膜３１２上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００８１】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００８２】
（第４の実施の形態）
図２１〜図２４は本発明の第４の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図２１〜図２４において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００８３】
まず、図２１（ａ）に示すように、シリコン基板４０１の上に熱酸化法によりシリコン酸化膜４０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜４０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜４０３及びシリコン酸化膜４０２を除去して、シリコン基板４０１を部分的に露出させる。
【００８４】
次に、シリコン基板４０１の上側全面に、ＣＶＤ法によりシリコン酸化膜を約６０ｎｍの厚さに形成する。そして、このシリコン酸化膜をＲＩＥ法等により垂直方向にエッチングして、図２１（ｂ）に示すように、シリコン窒化膜４０３の側部にシリコン酸化膜からなるサイドウォール４０４を形成する。このサイドウォール４０４の幅（サイドウォール底部の幅）は約５５ｎｍとなる。
【００８５】
次に、図２１（ｃ）に示すように、シリコン窒化膜４０３及びサイドウォール４０４をマスクとして、シリコン基板４０１を３００ｎｍだけエッチングし、溝４０５を形成する。その後、溝４０５の壁面及び底面を熱酸化して、厚さが１〜３ｎｍのシリコン酸化膜４０６を形成する。
【００８６】
次に、図２２（ａ）に示すように、高密度プラズマＣＶＤにより、シリコン基板４０１の上側全面にＳｉＯ２ を堆積させてシリコン酸化膜を形成する。そして、ＣＭＰ法により、このシリコン酸化膜をシリコン窒化膜４０３が露出するまで研磨して、表面を平坦化する。以下、溝４０５に埋め込まれたＳｉＯ２ を素子分離膜４０７という。
【００８７】
次に、図２２（ｂ）に示すように、熱燐酸によってシリコン窒化膜４０３を除去する。その後、フッ酸処理によって、シリコン酸化膜４０２を除去する。このとき、素子分離膜４０７も等方エッチングされるので、素子分離膜４０７のオフセット量は約４５ｎｍとなる。
【００８８】
次に、図２２（ｃ）に示すように、シリコン基板４０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、低電圧動作部のみを覆うレジスト膜４０８を形成する。その後、フッ酸により高電圧動作部の素子分離膜４０７を約３５ｎｍだけ等方エッチングする。これにより、高電圧動作部の素子分離膜４０７のオフセット量は約１０ｎｍとなる。
【００８９】
次に、レジスト膜４０８を除去した後、図２３（ａ）に示すように、シリコン基板４０１の表面を熱酸化して、厚さが約１０ｎｍの犠牲酸化膜４０９を形成する。このとき、シリコン基板４０１の表面の不純物や欠陥の多い部分が犠牲酸化膜４０９に取り込まれる。その後、この犠牲酸化膜４０９を介してシリコン基板４０１に、例えばしきい値調整用の導電性不純物を導入する。
【００９０】
次に、図２３（ｂ）に示すように、フッ酸により犠牲酸化膜４０９を除去する。このとき、素子分離膜４０７も等方エッチングされるので、高電圧動作部では素子分離膜４０７のオフセット量が０となり、低電圧動作部では素子分離膜４０７のオフセット量が約３５ｎｍとなる。
【００９１】
次に、図２３（ｃ）に示すように、シリコン基板４０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜４１０を形成する。
【００９２】
次に、図２４（ａ）に示すように、シリコン基板４０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜４１１を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜４１０を除去する。このとき、低電圧動作部の素子分離膜１０７も等方エッチングされるので、オフセット量が０になる。また、高電圧動作部及び低電圧動作部の素子分離膜４０７の高さが等しくなる。
【００９３】
次いで、レジスト膜４１１を除去した後、図２４（ｂ）に示すように、シリコン基板４０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜４１２を形成する。このようにして、高電圧動作部のゲート酸化膜４１０及び低電圧動作部のゲート酸化膜４１２をそれぞれ所望の厚さに形成することができる。
【００９４】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜４１０，４１２上にゲート電極を形成する。メモリセル部では、ゲート酸化膜４１２上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００９５】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００９６】
（第５の実施の形態）
図２５〜図２８は本発明の第５の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図２５〜図２８において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００９７】
まず、図２５ａに示すように、シリコン基板５０１の上に熱酸化法によりシリコン酸化膜５０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜５０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、低電圧動作部の素子分離領域のシリコン窒化膜５０３及びシリコン酸化膜５０２を除去して、シリコン基板５０１を部分的に露出させる。
【００９８】
次に、図２５（ｂ）に示すように、シリコン窒化膜５０３をマスクとしてシリコン基板５０１を約３００ｎｍだけエッチングして、溝５０４を形成する。その後、溝５０４の壁面及び底面を熱酸化させて、厚さが１〜３ｎｍのシリコン酸化膜５０５を形成する。このシリコン酸化膜５０５は、次工程でシリコン窒化膜５０３をエッチングする際に、シリコン基板５０１を保護するために形成する。
【００９９】
次に、図２５（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜５０３を約５５ｎｍだけ等方エッチングする。これにより、溝５０４の縁からシリコン窒化膜５０３までの間隔が約５５ｎｍとなる。なお、エッチング条件を適正に選択すれば、ドライエッチングでもシリコン窒化膜５０３を等方エッチングすることができる。
【０１００】
次に、図２６（ａ）に示すように、シリコン基板５０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、高電圧動作部の素子分離膜形成領域に対応する部分が開口されたレジスト膜５０６を形成する。そして、このレジスト膜５０６をマスクとしてシリコン窒化膜５０３及びシリコン酸化膜５０２をエッチングし、更にシリコン基板５０１を３００ｎｍだけエッチングして、溝５０７を形成する。その後、溝５０７の壁面及び底面を熱酸化させて、シリコン酸化膜５０８を形成する。
【０１０１】
次に、図２６（ｂ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、高電圧動作部のシリコン窒化膜５０３を水平方向に約２０ｎｍエッチングする。なお、この工程はドライエッチングにより行うことも可能である。
【０１０２】
次に、レジスト膜５０６を除去した後、シリコン基板５０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝５０４，５０７内にＳｉＯ２ を埋め込む。その後、図２６（ｃ）に示すように、ＣＭＰ法により、シリコン窒化膜５０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝５０４，５０７内に埋め込まれたＳｉＯ２ を素子分離膜５０９という。
【０１０３】
次に、図２７（ａ）に示すように、熱燐酸によってシリコン窒化膜５０３を除去する。その後、フッ酸処理によって、素子分離膜５０９間のシリコン酸化膜５０２を除去する。このとき素子分離膜５０９も等方エッチングされるので、高電圧動作部の素子分離膜５０９のオフセット量は約１０ｎｍとなり、低電圧動作部の素子分離膜５０９のオフセット量は約４５ｎｍとなる。
【０１０４】
次に、図２７（ｂ）に示すように、素子分離膜５０９間のシリコン基板５０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜５１０を形成する。このとき、シリコン基板５０１の表面の不純物や欠陥の多い部分が犠牲酸化膜５１０の取り込まれる。その後、この犠牲酸化膜５１０を介してシリコン基板５０１に、例えばしきい値調整用の導電性不純物をイオン注入する。
【０１０５】
次に、図２７（ｃ）に示すように、フッ酸により犠牲酸化膜５１０を除去する。このとき、素子分離膜５０９も等方エッチングされるので、高電圧動作部では素子分離膜５０９のオフセット量が０となり、低電圧動作部では素子分離膜５０９のオフセット量が約３５ｎｍとなる。
【０１０６】
次に、図２８（ａ）に示すように、シリコン基板５０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜５１１を形成する。
【０１０７】
次に、図２８（ｂ）に示すように、シリコン基板５０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜５１２を形成する。そして、このレジスト膜５１２をマスクとしてフッ酸処理を施し、低電圧動作部のゲート酸化膜５１１を除去する。このとき、低電圧動作部の素子分離膜５０９が等方エッチングされてオフセット量が０となり、高さも低くなる。
【０１０８】
次いで、レジスト膜５１２を除去した後、図２８（ｃ）に示すように、シリコン基板５０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜５１３を形成する。このようにして、高電圧動作部及び低電圧動作部にそれぞれ所望の厚さのゲート酸化膜５１１、５１３を形成することができる。なお、本実施の形態では、高電圧動作部の素子分離膜５０９は、低電圧動作部の素子分離膜５０９よりも、約３５ｎｍ程度高さが高くなる。
【０１０９】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜５１１，５１３上にゲート電極を形成する。メモリセル部では、ゲート酸化膜５１３上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【０１１０】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【０１１１】
（付記１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記第１の領域を第１のレジスト膜で保護し、前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１１２】
（付記２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１３】
（付記３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１４】
（付記４）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１５】
（付記５）前記第２の等方エッチング工程におけるエッチング量は、前記第５のシリコン酸化膜の厚さに応じて決定することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１６】
（付記６）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１１７】
（付記７）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１１８】
（付記８）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１１９】
（付記９）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１２０】
（付記１０）前記第２の等方エッチング工程におけるエッチング量は、前記第３のシリコン膜の厚さに応じて決定することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１２１】
（付記１１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記半導体基板の前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記サイドウォールを等方エッチングする第１の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングし前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１２２】
（付記１２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２３】
（付記１３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２４】
（付記１４）前記サイドウォールを形成する工程において、前記サイドウォールの幅を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２５】
（付記１５）前記第１の等方エッチング工程におけるエッチング量を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２６】
（付記１６）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングして前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第１の等方エッチング工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチイングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１２７】
（付記１７）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１２８】
（付記１８）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１２９】
（付記１９）前記サイドウォールを形成する工程において、前記サイドウォールの幅を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１３０】
（付記２０）前記第２の等方エッチング工程におけるエッチング量は、前記第３のシリコン酸化膜の厚さに応じて決定することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１３１】
（付記２１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域に前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜をマスクとし前記第１の領域の前記半導体基板をエッチングして第１の溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板上に形成した第１のレジスト膜で前記第１の領域を保護し、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域上の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域をエッチングし第２の溝を形成する工程と、前記第１のレジスト膜の開口部を介して前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第２の領域を第２のレジスト膜で保護し前記第１の領域の前記第４のシリコン酸化膜を除去すると共に、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第５の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１３２】
（付記２２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３３】
（付記２３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３４】
（付記２４）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３５】
（付記２５）前記第２の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。その結果、フラッシュメモリ等の半導体装置のより一層の高性能化及び高集積化が達成できる。
【図面の簡単な説明】
【図１】図１は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３はディボットを示す模式図である。
【図４】図４は、ディボットが発生した半導体装置のトランジスタ特性の例を示す図である。
【図５】図５は、ディボットの発生をサイドウォールにより防止する方法を示す模式図である。
【図６】図６は、フラッシュメモリの構成を示す模式図である。
【図７】図７は、従来の問題点を示す模式図である。
【図８】図８は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図９】図９は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１０】図１０は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図１１】図１１は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図１２】図１２は、第１の実施の形態をフラッシュメモリの製造に適用した例を示す模式図である。
【図１３】図１３は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図１４】図１４は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１５】図１５は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図１６】図１６は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図１７】図１７は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図１８】図１８は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１９】図１９は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２０】図２０は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図２１】図２１は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図２２】図２２は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図２３】図２３は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２４】図２４は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図２５】図２５は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図２６】図２６は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図２７】図２７は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２８】図２８は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【符号の説明】
１１，１０１，２０１，３０１，４０１，５０１…シリコン基板、
１２，１６，１０２，１０５，２０２，２０５，３０２，３０７，４０２，４０６，５０２，５０５，５０８…シリコン酸化膜、
１３，１０３，２０３，３０３，４０３，５０３…シリコン窒化膜、
１４，１０６，１１０，２０６，２１０，３０５，３１１，４０８，４１１，５０６，５１２…レジスト膜、
１５，１０４，２０４，３０６，４０５，５０４，５０７…溝（トレンチ）、
１７ａ，１０７，２０７，３０８，４０７，５０９…素子分離膜、
１８，１０８，２０８，３０９，４０９，５１０…犠牲酸化膜、
１９，１０９，１１１，２０９，２１１，３１０，３１２，４１０，４１２，５１１，５１３…ゲート酸化膜
３０４，４０４…サイドウォール。
【発明の属する技術分野】
本発明は、溝に埋め込まれた絶縁膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子領域間を分離する素子分離膜の形成方法に関し、特にフラッシュメモリ等のようにゲート絶縁膜の厚さが異なる複数種類のトランジスタを有する半導体装置に好適な素子分離膜の形成方法に関する。
【０００２】
【従来の技術】
半導体装置の高密度化に伴って、溝に埋め込まれた絶縁膜により素子領域間を分離するシャロートレンチアイソレーションが使用されるようになった。
【０００３】
図１，図２は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を工程順に示す断面図である。
【０００４】
まず、図１（ａ）に示すように、シリコン基板１１の表面を熱酸化して、シリコン酸化膜（ＳｉＯ２ ）１２を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により、シリコン酸化膜１２の上に、シリコン窒化膜（ＳｉＮ）１３を形成する。そして、フォトリソグラフィ法により、シリコン窒化膜１３の上に、素子分離領域に対応する部分が開口されたレジスト膜１４を形成する。
【０００５】
次に、レジスト膜１４をマスクとしてシリコン窒化膜１３をエッチングする。そして、レジスト膜１４を除去した後、図１（ｂ）に示すように、シリコン窒化膜１３をマスクとしてシリコン酸化膜１２をエッチングし、更にシリコン基板１１をエッチングして、溝（トレンチ）１５を形成する。
【０００６】
次に、図１（ｃ）に示すように、溝１５の壁面及び底面を熱酸化して、シリコン酸化膜１６を形成する。その後、高密度プラズマ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ）ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：化学的気相成長）法により、シリコン基板１１の上側全面にＳｉＯ２ を堆積させてシリコン酸化膜１７を形成し、溝１５内にＳｉＯ２ を埋め込む。
【０００７】
次に、図２（ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ：化学的機械研磨）法により、シリコン窒化膜１３が露出するまでシリコン酸化膜１７を研磨して、表面を平坦化する。以下、溝１５内に埋め込まれたＳｉＯ２ を素子分離膜１７ａという。
【０００８】
次に、図２（ｂ）に示すように、熱燐酸を用いたウェットエッチングにより、シリコン窒化膜１３を除去する。その後、フッ酸（ＨＦ）を用いたウェットエッチングによりシリコン酸化膜１２を除去する。そして、熱酸化法により、シリコン基板１１の表面に犠牲酸化膜１８を形成する。この犠牲酸化膜１８を介してシリコン基板１１の表面に、例えばしきい値調整用の導電性不純物をイオン注入する。
【０００９】
次いで、犠牲酸化膜１８を除去した後、図２（ｃ）に示すように、シリコン基板１１の表面にゲート酸化膜１９を形成する。その後、ゲート酸化膜１９上に所定のパターンでゲート電極を形成し、このゲート電極をマスクとしてシリコン基板１１に導電性不純物を注入して、ソース／ドレイン領域を形成する。このようにして、シャロートレンチアイソレーション（素子分離膜１７ａ）により素子領域間が分離された半導体装置が製造される。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法には、以下に示す問題点がある。すなわち、シリコン酸化膜１２及び犠牲酸化膜１８をフッ酸により除去する際に、図３に示すように、素子分離膜１７ａもエッチングされるので、素子分離膜１７ａにディボット（Ｄｉｖｏｔ ）と呼ばれる窪みが発生することがある。
【００１１】
フラッシュメモリ等を形成する際には、素子分離膜１７ａ上にもゲート電極を形成する。しかし、ディボットの部分にゲート電極の一部が埋め込まれると、この部分で電界が集中して、しきい値電圧が低い寄生トランジスタが発生する。この寄生トランジスタにより、図４に示すように、トランジスタの電圧−電流特性にハンプ（ｈｕｍｐ）と呼ばれるこぶが発生する。これにより、トランジスタのしきい値電圧が変化して、オフリーク電流増加などの不具合の原因になる。
【００１２】
フッ酸で素子分離膜１７ａがエッチングされてもディボットが発生しないように、素子分離膜１７ａを形成する前にシリコン窒化膜１３を等方エッチングしておくこともある。また、図５に示すように、シリコン窒化膜１３の側方にサイドウォール１９を形成してから、溝１５を形成することもある（特開平１１−２６０９０６号、特開２０００−２０８６１３号）。
【００１３】
しかしながら、フラッシュメモリでは、このようなプロセスではディボットに対する対策としては不十分である。
【００１４】
図６は、フラッシュメモリの構成を示す模式図である。フラッシュメモリでは、２つのゲート電極（フローティングゲート２１ａ及びコントロールゲート２１ｂ）をもつトランジスタが形成されたメモリセル部と、１．２〜３．３Ｖ程度の低電圧で駆動するトランジスタが形成された低電圧動作部と、２０Ｖ程度の高電圧で駆動するトランジスタが形成された高電圧動作部とを有している。低電圧動作部のトランジスタのゲート絶縁膜２３は、高電圧動作部のトランジスタのゲート絶縁膜２４よりも厚さが薄い。なお、メモリセル部のゲート絶縁膜２２の厚さは、低電圧動作部のゲート絶縁膜２３と同じである。
【００１５】
通常、これらのトランジスタのゲート絶縁膜は同時に形成される。すなわち、厚い絶縁膜を形成した後、高電圧動作部の絶縁膜上にレジスト膜を形成し、低電圧動作部及びメモリセル部（以下、単に「低電圧動作部」という）の絶縁膜を数１００Åだけエッチングして薄膜化する。
【００１６】
シリコン窒化膜の等方エッチングによりディボットの発生を防止する場合、高電圧動作部に合わせてシリコン窒化膜を等方エッチングすると、図７に示すように、高電圧動作部ではディボットが発生しないものの、低電圧動作部でディボットが発生してしまう。低電圧動作部に合わせてシリコン窒化膜を等方エッチングすると、高電圧動作部の素子領域上に素子分離膜が残って、素子領域が狭くなり、高集積化が阻害される。
【００１７】
これと同様に、サイドウォールによりディボットの発生を防止する場合も、高電圧動作部に合わせてサイドウォールを形成すると低電圧動作部でディボットを防止する効果がなくなり、低電圧動作部に合わせてサイドウォールを形成すると、高電圧動作部の素子領域上に素子分離膜が残ってしまう。
【００１８】
なお、特開２００１−９４０７５号には、ポリシリコン膜の側部に形成したシリコン酸化膜により、素子分離膜（シャロートレンチアイソレーション）の縁部のディボットの発生を防止する方法が記載されている。しかし、この方法においても、周辺回路部がゲート絶縁膜の厚さが異なる２種類のトランジスタで構成されている場合は、上記と同様の不具合が発生する。
【００１９】
以上から、本発明の目的は、ゲート絶縁膜の厚さが異なる複数種類のトランジスタを有する半導体装置において、素子分離膜（シャロートレンチアイソレーション）の縁部にディボットが発生することを防止すると共に、素子領域上に素子分離膜が延出することを防止して、半導体装置のより一層の高性能化及び高集積化を達成できる素子分離膜の形成方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明の第１の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記第１の領域を第１のレジスト膜で保護し、前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２１】
本発明においては、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量（溝の縁から第２のシリコン酸化膜までの距離）をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２２】
この場合、上記の効果を確実に得るために、第１の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第５のシリコン酸化膜の厚さに応じて決定することが好ましい。
【００２３】
本発明の第２の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２４】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２５】
この場合、上記の効果を確実に得るため、第１の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第３のシリコン膜の厚さに応じて決定することが好ましい。
【００２６】
本発明の第３の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記半導体基板の前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記サイドウォールを等方エッチングする第１の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングし前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２７】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００２８】
この場合、上記の効果を確実に得るため、サイドウォールを形成する工程において、サイドウォールの幅（サイドウォールの底部における幅）を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第１の等方エッチング工程におけるエッチング量を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。
【００２９】
本発明の第４の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングして前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第１の等方エッチング工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチイングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００３０】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００３１】
この場合、上記の効果を確実に得るため、サイドウォールを形成する工程において、サイドウォールの幅を、第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、第４のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第３のシリコン酸化膜の厚さに応じて決定することが好ましい。
【００３２】
本発明の第４の素子分離膜の形成方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域に前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜をマスクとし前記第１の領域の前記半導体基板をエッチングして第１の溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板上に形成した第１のレジスト膜で前記第１の領域を保護し、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域上の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域をエッチングし第２の溝を形成する工程と、前記第１のレジスト膜の開口部を介して前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第２の領域を第２のレジスト膜で保護し前記第１の領域の前記第４のシリコン酸化膜を除去すると共に、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第５の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする。
【００３３】
本発明においても、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００３４】
この場合、上記の効果を確実に得るため、第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、第３のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。また、第２の等方エッチング工程におけるエッチング量は、第１のシリコン酸化膜の厚さと第３のシリコン酸化膜の厚さの合計に応じて決定することが好ましい。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３６】
（第１の実施の形態）
図８〜図１１は、本発明の第１の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図８〜図１１において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００３７】
まず、図８（ａ）に示すように、シリコン基板１０１の上に熱酸化法によりシリコン酸化膜１０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜１０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜１０３及びシリコン酸化膜１０２を除去して、シリコン基板１０１を部分的に露出させる。
【００３８】
次に、図８（ｂ）に示すように、シリコン窒化膜１０３をマスクとしてシリコン基板１０１を約３００ｎｍの厚さだけエッチングして、溝（トレンチ）１０４を形成する。その後、熱酸化法により、溝１０４の壁面及び底面に、厚さが１〜３ｎｍのシリコン酸化膜１０５を形成する。このシリコン酸化膜１０５は、次工程でシリコン窒化膜１０３をエッチングする際にシリコン基板１０１を保護するために形成する。
【００３９】
次に、図８（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜１０３を約２０ｎｍだけ等方エッチングする。これにより、溝１０４の縁からシリコン窒化膜１０３までの間隔が約２０ｎｍとなる。
【００４０】
なお、エッチング条件を適正に選択すれば、ドライエッチングでもシリコン窒化膜１０３を等方エッチングすることができる。
【００４１】
次に、図９（ａ）に示すように、シリコン基板１０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜１０６を形成する。そして、このレジスト膜１０６をマスクとして、シリコン窒化膜１０３を約３５ｎｍだけ等方性エッチングする。これにより、低電圧動作部では溝１０４の縁からシリコン窒化膜１０３までの間隔が５５ｎｍとなる。その後、レジスト膜１０６除去する。
【００４２】
次に、シリコン基板１０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝１０４内にＳｉＯ２ を埋め込む。その後、図９（ｂ）に示すように、ＣＭＰ法により、シリコン窒化膜１０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝１０４内に埋め込まれたＳｉＯ２ を素子分離膜１０７という。
【００４３】
次に、図９（ｃ）に示すように、熱燐酸によってシリコン窒化膜１０３を除去する。その後、フッ酸処理によって、基板１０１上に露出しているシリコン酸化膜１０２を除去する。この段階では、高電圧動作部の素子分離膜１０７のオフセット量（素子分離膜の縁から溝の縁までの距離）は約１０ｎｍであり、低電圧動作部の素子分離膜１０７のオフセット量は約４５ｎｍとなる。また、高電圧動作部及び低電圧動作部の素子分離膜１０７の高さは同じである。
【００４４】
次に、図１０（ａ）に示すように、露出しているシリコン基板１０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜１０８を形成する。このとき、シリコン基板１０１の表面の不純物や欠陥の多い部分が犠牲酸化膜１０８に取り込まれる。その後、この犠牲酸化膜１０８を介してシリコン基板１０１に、例えばしきい値調整用の導電性不純物を導入する。
【００４５】
次に、図１０（ｂ）に示すように、フッ酸により、犠牲酸化膜１０８を除去する。このとき、素子分離膜１０７も等方エッチングされるので、高電圧動作部では素子分離膜１０７のオフセット量は０となり、低電圧動作部では素子分離膜１０７のオフセット量は約３５ｎｍとなる。
【００４６】
次に、図１０（ｃ）に示すように、シリコン基板１０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜１０９を形成する。
【００４７】
次に、シリコン基板１０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、図１１（ａ）に示すように、高電圧動作部のみを覆うレジスト膜１１０を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜１０９を除去する。このとき、低電圧動作部の素子分離膜１０７も等方エッチングされ、オフセット量は０になる。また、低電圧動作部の素子分離膜１０７は、高電圧動作部の素子分離膜１０７に比べて高さが約３５ｎｍ低くなる。
【００４８】
次いで、レジスト膜１１０を除去した後、図１１（ｂ）に示すように、シリコン基板１０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜１１１を形成する。このようにして、高電圧動作部のゲート酸化膜１０９及び低電圧動作部のゲート酸化膜１１１をそれぞれ所望の厚さに形成することができる。
【００４９】
本実施の形態によれば、低電圧動作部及び高電圧動作部にそれぞれ溝１０４を形成した後、高電圧動作部をレジスト膜１０６で覆い、低電圧動作部のシリコン窒化膜１０３を等方エッチングする。これにより、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる。従って、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。その結果、フラッシュメモリ等の半導体装置のより一層の高性能化及び高集積化が達成できる。
【００５０】
図１２は、本実施の形態をフラッシュメモリの製造に適用した例を示す模式断面図である。
【００５１】
上述したように、シリコン基板１０１上に薄いゲート酸化膜１１１と厚いゲート酸化膜１０９とを形成した後、低電圧動作部及び高電圧動作部にゲート電極１２１，１２２を形成する。また、メモリセル部では、薄いゲート酸化膜１１１の上にフローティングゲート１２３を形成し、その上にシリコン酸化膜１２４を介してコントロールゲート１２５を形成する。このようにして、フラッシュメモリが完成する。
【００５２】
このフラッシュメモリは、素子分離膜にディボットがないので、良好なトランジスタ特性を得ることができる。また、素子領域上に素子分離膜が延出することが防止されるので、高集積化が達成される。
【００５３】
（第２の実施の形態）
図１３〜図１６は本発明の第２の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図１３〜図１６において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００５４】
まず、図１３（ａ）に示すように、シリコン基板２０１の上に熱酸化法によりシリコン酸化膜２０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜２０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜２０３及びシリコン酸化膜２０２を除去して、シリコン基板２０１を部分的に露出させる。
【００５５】
次に、図１３（ｂ）に示すように、シリコン窒化膜２０３をマスクとしてシリコン基板２０１を約３００ｎｍの厚さだけエッチングして、溝２０４を形成する。その後、熱酸化法により、溝２０４の壁面及び底面に厚さが１〜３ｎｍのシリコン酸化膜２０５を形成する。このシリコン酸化膜２０５は、次工程でシリコン窒化膜２０３をエッチングする際に、シリコン基板２０１を保護するために形成する。
【００５６】
次に、図１３（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜２０３を約５５ｎｍだけ等方エッチングする。これにより、溝２０４の縁からシリコン窒化膜２０３までの距離が約５５ｎｍとなる。
【００５７】
なお、シリコン窒化膜２０３の等方エッチングは、ドライエッチングにより行ってもよい。
【００５８】
次に、図１４（ａ）に示すように、シリコン基板２０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝２０４内にＳｉＯ２ を埋め込む。その後、ＣＭＰ法により、シリコン窒化膜２０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝２０４内に埋め込まれたＳｉＯ２ を素子分離膜２０７という。
【００５９】
次に、図１４（ｂ）に示すように、熱燐酸によってシリコン窒化膜２０３を除去する。その後、フッ酸処理によって、素子分離膜２０７間のシリコン酸化膜２０２を除去する。このフッ酸処理により、素子分離膜２０７が全体的に約１０ｎｍエッチングされ、素子分離膜２０７のオフセット量が４５ｎｍとなる。
【００６０】
次に、シリコン基板２０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、図１４（ｃ）に示すように、低電圧動作部のみを覆うレジスト膜２０６を形成する。その後、高電圧動作部の素子分離膜２０７をフッ酸により３５ｎｍ程度エッチングする。これにより、高電圧動作部の素子分離膜２０７のオフセット量が約１０ｎｍとなり、低電圧動作部の素子分離膜２０７に比べて高さが約３５ｎｍ低くなる。
【００６１】
次に、レジスト膜２０６を除去した後、図１５（ａ）に示すように、素子分離膜２０７間のシリコン基板２０１の表面を熱酸化して、厚さが約１０ｎｍの犠牲酸化膜２０８を形成する。この熱酸化により、シリコン基板２０１の表面の不純物や欠陥の多い部分が犠牲酸化膜２０８中に取り込まれる。その後、この犠牲酸化膜２０８を介してシリコン基板２０１に、例えばしきい値調整用の導電性不純物をイオン注入する。
【００６２】
次に、図１５（ｂ）に示すように、犠牲酸化膜２０８をフッ酸により除去する。このフッ酸処理により、高電圧動作部の素子分離膜２０７のオフセット量は０となり、低電圧動作部の素子分離膜２０のオフセット量は約３５ｎｍとなる。
【００６３】
次に、図１５（ｃ）に示すように、素子分離膜２０７間のシリコン基板２０１の表面を熱酸化して、厚さが約３５ｎｍのゲート酸化膜２０９を形成する。
【００６４】
次に、シリコン基板２０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、図１６（ａ）に示すように、高電圧動作部のみを覆うレジスト膜２１０を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜２０９を除去する。このとき、低電圧動作部の素子分離膜２０７も等方エッチングされるので、オフセット量は０となる。また、低電圧動作部の素子分離膜２０７は高電圧動作部の素子分離膜２０７とほぼ同じ高さとなる。
【００６５】
次いで、レジスト膜２１０を除去した後、図１６（ｂ）に示すように、シリコン基板２０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜２１１を形成する。このようにして、高電圧動作部のゲート酸化膜２０９及び低電圧動作部のゲート酸化膜２１１をそれぞれ所望の厚さに形成することができる。
【００６６】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜２０９，２１１上にゲート電極を形成する。メモリセル部では、ゲート酸化膜２１１上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００６７】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００６８】
（第３の実施の形態）
図１７〜図２０は、本発明の第３の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図１７〜図２０において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００６９】
まず、図１７（ａ）に示すように、シリコン基板３０１の上に熱酸化法によりシリコン酸化膜３０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜３０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜３０３及びシリコン酸化膜３０２を除去して、シリコン基板３０１を部分的に露出させる。
【００７０】
次に、図１７（ｂ）に示すように、シリコン窒化膜３０２の側部にサイドウォール３０４を形成する。すなわち、ＣＶＤ法により、シリコン基板３０１の上側全面に厚さが６０ｎｍシリコン酸化膜を形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）等によりシリコン酸化膜を異方性エッチングして、シリコン窒化膜３０３の側部にシリコン酸化膜からなるサイドウォール３０４を形成する。このサイドウォール３０４の幅（サイドウォール底部の幅）は、約５５ｎｍとなる。
【００７１】
次に、シリコン基板３０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、図１７（ｃ）に示すように、低電圧動作部のみを覆うレジスト膜３０５を形成する。その後、高電圧動作部のサイドウォール３０４を、幅が２０ｎｍになるまでフッ酸でエッチングする。エッチング後、レジスト膜３０５を除去する。
【００７２】
次に、図１８（ａ）に示すように、シリコン窒化膜３０３及びサイドウォール３０４をマスクとして、シリコン基板３０１を３００ｎｍだけエッチングし、溝３０６を形成する。その後、溝３０６の壁面及び底面を熱酸化して、厚さが１〜３ｎｍのシリコン酸化膜３０７を形成する。高電圧動作部では、シリコン窒化膜３０３から溝３０６の縁までの距離は約２０ｎｍとなり、低電圧動作部では、シリコン窒化膜３０３から溝３０６の縁までの距離は約５５ｎｍとなる。
【００７３】
次に、図１８（ｂ）に示すように、シリコン基板３０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝３０６内にＳｉＯ２ を埋め込む。その後、ＣＭＰ法によりシリコン窒化膜３０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝３０６内に埋め込まれたＳｉＯ２ を素子分離膜３０８という。
【００７４】
次に、図１８（ｃ）に示すように、熱燐酸によってシリコン窒化膜３０３を除去する。その後、フッ酸処理によって、素子分離膜３０８間のシリコン酸化膜３０２を除去する。このとき、素子分離膜３０８も等方エッチングされるので、高電圧動作部の素子分離膜３０８のオフセット量は約１０ｎｍ、低電圧動作部の素子分離膜３０８のオフセット量は約４５ｎｍとなる。高電圧動作部及び低電圧動作部の素子分離膜３０８の高さは同じである。
【００７５】
次に、図１９（ａ）に示すように、素子分離膜３０８間のシリコン基板３０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜３０９を形成する。このとき、シリコン基板３０１の表面の不純物や欠陥の多い部分が犠牲酸化膜３０９に取り込まれる。その後、犠牲酸化膜３０９を介してシリコン基板３０１に例えばしきい値調整用の導電性不純物をイオン注入する。
【００７６】
次に、図１９（ｂ）に示すように、フッ酸により犠牲酸化膜３０９を除去する。このとき、素子分離膜３０８も等方エッチングされるので、高電圧動作部の素子分離膜３０８のオフセット量は０となり、低電圧動作部の素子分離膜３０８のオフセット量は約３５ｎｍとなる。
【００７７】
次に、図１９（ｃ）に示すように、シリコン基板３０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜３１０を形成する。
【００７８】
次に、図２０（ａ）に示すようにシリコン基板３０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜３１１を形成する。その後、フッ酸により低電圧動作部のシリコン酸化膜３１０を除去する。このとき、高電圧動作部の素子分離膜３０８も等方エッチングされて、オフセット量は０となる。また、高電圧動作部の素子分離膜３０８は、低電圧動作部の素子分離膜３０８よりも高さが約３５ｎｍ低くなる。
【００７９】
次いで、レジスト膜３１１を除去した後、図２０（ｂ）に示すように、シリコン基板３０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜３１２を形成する。このようにして、高電圧動作部のゲート酸化膜３１０及び低電圧動作部のゲート酸化膜３１２をそれぞれ所望の厚さに形成することができる。
【００８０】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜３１０，３１２上にゲート電極を形成する。メモリセル部では、ゲート酸化膜３１２上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００８１】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００８２】
（第４の実施の形態）
図２１〜図２４は本発明の第４の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図２１〜図２４において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００８３】
まず、図２１（ａ）に示すように、シリコン基板４０１の上に熱酸化法によりシリコン酸化膜４０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜４０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、素子分離領域のシリコン窒化膜４０３及びシリコン酸化膜４０２を除去して、シリコン基板４０１を部分的に露出させる。
【００８４】
次に、シリコン基板４０１の上側全面に、ＣＶＤ法によりシリコン酸化膜を約６０ｎｍの厚さに形成する。そして、このシリコン酸化膜をＲＩＥ法等により垂直方向にエッチングして、図２１（ｂ）に示すように、シリコン窒化膜４０３の側部にシリコン酸化膜からなるサイドウォール４０４を形成する。このサイドウォール４０４の幅（サイドウォール底部の幅）は約５５ｎｍとなる。
【００８５】
次に、図２１（ｃ）に示すように、シリコン窒化膜４０３及びサイドウォール４０４をマスクとして、シリコン基板４０１を３００ｎｍだけエッチングし、溝４０５を形成する。その後、溝４０５の壁面及び底面を熱酸化して、厚さが１〜３ｎｍのシリコン酸化膜４０６を形成する。
【００８６】
次に、図２２（ａ）に示すように、高密度プラズマＣＶＤにより、シリコン基板４０１の上側全面にＳｉＯ２ を堆積させてシリコン酸化膜を形成する。そして、ＣＭＰ法により、このシリコン酸化膜をシリコン窒化膜４０３が露出するまで研磨して、表面を平坦化する。以下、溝４０５に埋め込まれたＳｉＯ２ を素子分離膜４０７という。
【００８７】
次に、図２２（ｂ）に示すように、熱燐酸によってシリコン窒化膜４０３を除去する。その後、フッ酸処理によって、シリコン酸化膜４０２を除去する。このとき、素子分離膜４０７も等方エッチングされるので、素子分離膜４０７のオフセット量は約４５ｎｍとなる。
【００８８】
次に、図２２（ｃ）に示すように、シリコン基板４０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、低電圧動作部のみを覆うレジスト膜４０８を形成する。その後、フッ酸により高電圧動作部の素子分離膜４０７を約３５ｎｍだけ等方エッチングする。これにより、高電圧動作部の素子分離膜４０７のオフセット量は約１０ｎｍとなる。
【００８９】
次に、レジスト膜４０８を除去した後、図２３（ａ）に示すように、シリコン基板４０１の表面を熱酸化して、厚さが約１０ｎｍの犠牲酸化膜４０９を形成する。このとき、シリコン基板４０１の表面の不純物や欠陥の多い部分が犠牲酸化膜４０９に取り込まれる。その後、この犠牲酸化膜４０９を介してシリコン基板４０１に、例えばしきい値調整用の導電性不純物を導入する。
【００９０】
次に、図２３（ｂ）に示すように、フッ酸により犠牲酸化膜４０９を除去する。このとき、素子分離膜４０７も等方エッチングされるので、高電圧動作部では素子分離膜４０７のオフセット量が０となり、低電圧動作部では素子分離膜４０７のオフセット量が約３５ｎｍとなる。
【００９１】
次に、図２３（ｃ）に示すように、シリコン基板４０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜４１０を形成する。
【００９２】
次に、図２４（ａ）に示すように、シリコン基板４０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜４１１を形成する。その後、フッ酸により、低電圧動作部のゲート酸化膜４１０を除去する。このとき、低電圧動作部の素子分離膜１０７も等方エッチングされるので、オフセット量が０になる。また、高電圧動作部及び低電圧動作部の素子分離膜４０７の高さが等しくなる。
【００９３】
次いで、レジスト膜４１１を除去した後、図２４（ｂ）に示すように、シリコン基板４０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜４１２を形成する。このようにして、高電圧動作部のゲート酸化膜４１０及び低電圧動作部のゲート酸化膜４１２をそれぞれ所望の厚さに形成することができる。
【００９４】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜４１０，４１２上にゲート電極を形成する。メモリセル部では、ゲート酸化膜４１２上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【００９５】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【００９６】
（第５の実施の形態）
図２５〜図２８は本発明の第５の実施の形態の素子分離膜の形成方法を工程順に示す断面図である。なお、これらの図２５〜図２８において、図の左側は高電圧動作部、右側は低電圧動作部を示している。
【００９７】
まず、図２５ａに示すように、シリコン基板５０１の上に熱酸化法によりシリコン酸化膜５０２を約１０ｎｍの厚さに形成し、その上にＣＶＤ法によりシリコン窒化膜５０３を例えば１００〜２００ｎｍの厚さに形成する。そして、フォトリソグラフィ法により、低電圧動作部の素子分離領域のシリコン窒化膜５０３及びシリコン酸化膜５０２を除去して、シリコン基板５０１を部分的に露出させる。
【００９８】
次に、図２５（ｂ）に示すように、シリコン窒化膜５０３をマスクとしてシリコン基板５０１を約３００ｎｍだけエッチングして、溝５０４を形成する。その後、溝５０４の壁面及び底面を熱酸化させて、厚さが１〜３ｎｍのシリコン酸化膜５０５を形成する。このシリコン酸化膜５０５は、次工程でシリコン窒化膜５０３をエッチングする際に、シリコン基板５０１を保護するために形成する。
【００９９】
次に、図２５（ｃ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜５０３を約５５ｎｍだけ等方エッチングする。これにより、溝５０４の縁からシリコン窒化膜５０３までの間隔が約５５ｎｍとなる。なお、エッチング条件を適正に選択すれば、ドライエッチングでもシリコン窒化膜５０３を等方エッチングすることができる。
【０１００】
次に、図２６（ａ）に示すように、シリコン基板５０１の上側全面にフォトレジストを塗布した後、選択露光及び現像処理を施して、高電圧動作部の素子分離膜形成領域に対応する部分が開口されたレジスト膜５０６を形成する。そして、このレジスト膜５０６をマスクとしてシリコン窒化膜５０３及びシリコン酸化膜５０２をエッチングし、更にシリコン基板５０１を３００ｎｍだけエッチングして、溝５０７を形成する。その後、溝５０７の壁面及び底面を熱酸化させて、シリコン酸化膜５０８を形成する。
【０１０１】
次に、図２６（ｂ）に示すように、例えば熱燐酸を用いたウェットエッチングにより、高電圧動作部のシリコン窒化膜５０３を水平方向に約２０ｎｍエッチングする。なお、この工程はドライエッチングにより行うことも可能である。
【０１０２】
次に、レジスト膜５０６を除去した後、シリコン基板５０１の上側全面に、高密度プラズマＣＶＤ法によりＳｉＯ２ を堆積させてシリコン酸化膜を形成し、溝５０４，５０７内にＳｉＯ２ を埋め込む。その後、図２６（ｃ）に示すように、ＣＭＰ法により、シリコン窒化膜５０３が露出するまでシリコン酸化膜を研磨して、表面を平坦化する。以下、溝５０４，５０７内に埋め込まれたＳｉＯ２ を素子分離膜５０９という。
【０１０３】
次に、図２７（ａ）に示すように、熱燐酸によってシリコン窒化膜５０３を除去する。その後、フッ酸処理によって、素子分離膜５０９間のシリコン酸化膜５０２を除去する。このとき素子分離膜５０９も等方エッチングされるので、高電圧動作部の素子分離膜５０９のオフセット量は約１０ｎｍとなり、低電圧動作部の素子分離膜５０９のオフセット量は約４５ｎｍとなる。
【０１０４】
次に、図２７（ｂ）に示すように、素子分離膜５０９間のシリコン基板５０１の表面を熱酸化させて、厚さが約１０ｎｍの犠牲酸化膜５１０を形成する。このとき、シリコン基板５０１の表面の不純物や欠陥の多い部分が犠牲酸化膜５１０の取り込まれる。その後、この犠牲酸化膜５１０を介してシリコン基板５０１に、例えばしきい値調整用の導電性不純物をイオン注入する。
【０１０５】
次に、図２７（ｃ）に示すように、フッ酸により犠牲酸化膜５１０を除去する。このとき、素子分離膜５０９も等方エッチングされるので、高電圧動作部では素子分離膜５０９のオフセット量が０となり、低電圧動作部では素子分離膜５０９のオフセット量が約３５ｎｍとなる。
【０１０６】
次に、図２８（ａ）に示すように、シリコン基板５０１の表面を熱酸化させて、厚さが約３５ｎｍのゲート酸化膜５１１を形成する。
【０１０７】
次に、図２８（ｂ）に示すように、シリコン基板５０１の上側全面にフォトレジストを塗布し、選択露光及び現像処理を施して、高電圧動作部のみを覆うレジスト膜５１２を形成する。そして、このレジスト膜５１２をマスクとしてフッ酸処理を施し、低電圧動作部のゲート酸化膜５１１を除去する。このとき、低電圧動作部の素子分離膜５０９が等方エッチングされてオフセット量が０となり、高さも低くなる。
【０１０８】
次いで、レジスト膜５１２を除去した後、図２８（ｃ）に示すように、シリコン基板５０１の表面を熱酸化させて、厚さが約８ｎｍのゲート酸化膜５１３を形成する。このようにして、高電圧動作部及び低電圧動作部にそれぞれ所望の厚さのゲート酸化膜５１１、５１３を形成することができる。なお、本実施の形態では、高電圧動作部の素子分離膜５０９は、低電圧動作部の素子分離膜５０９よりも、約３５ｎｍ程度高さが高くなる。
【０１０９】
以下、フラッシュメモリを製造する場合は、第１の実施の形態で説明したように、ゲート酸化膜５１１，５１３上にゲート電極を形成する。メモリセル部では、ゲート酸化膜５１３上にフローティングゲートを形成し、その上にシリコン酸化膜を介してコントロールゲートを形成する。
【０１１０】
本実施の形態においても、第１の実施の形態と同様に、フッ酸処理前における高電圧動作部及び低電圧動作部の素子分離膜のオフセット量をそれぞれ個別に設定することができる、従って、最終的にディボットのない素子分離膜を形成できるとともに、素子領域上に素子分離膜が延出することを防止できる。
【０１１１】
（付記１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記第１の領域を第１のレジスト膜で保護し、前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１１２】
（付記２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１３】
（付記３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１４】
（付記４）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１５】
（付記５）前記第２の等方エッチング工程におけるエッチング量は、前記第５のシリコン酸化膜の厚さに応じて決定することを特徴とする付記１に記載の素子分離膜の形成方法。
【０１１６】
（付記６）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１１７】
（付記７）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１１８】
（付記８）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１１９】
（付記９）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１２０】
（付記１０）前記第２の等方エッチング工程におけるエッチング量は、前記第３のシリコン膜の厚さに応じて決定することを特徴とする付記６に記載の素子分離膜の形成方法。
【０１２１】
（付記１１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記半導体基板の前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記サイドウォールを等方エッチングする第１の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングし前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１２２】
（付記１２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２３】
（付記１３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２４】
（付記１４）前記サイドウォールを形成する工程において、前記サイドウォールの幅を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２５】
（付記１５）前記第１の等方エッチング工程におけるエッチング量を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１１に記載の素子分離膜の形成方法。
【０１２６】
（付記１６）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングして前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第１の等方エッチング工程と、前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチイングする第４の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１２７】
（付記１７）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１２８】
（付記１８）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１２９】
（付記１９）前記サイドウォールを形成する工程において、前記サイドウォールの幅を、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第４のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１３０】
（付記２０）前記第２の等方エッチング工程におけるエッチング量は、前記第３のシリコン酸化膜の厚さに応じて決定することを特徴とする付記１６に記載の素子分離膜の形成方法。
【０１３１】
（付記２１）半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域に前記半導体基板が露出する開口部を形成する工程と、前記シリコン窒化膜をマスクとし前記第１の領域の前記半導体基板をエッチングして第１の溝を形成する工程と、前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、前記半導体基板上に形成した第１のレジスト膜で前記第１の領域を保護し、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域上の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域をエッチングし第２の溝を形成する工程と、前記第１のレジスト膜の開口部を介して前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、前記第１のレジスト膜を除去する工程と、前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、前記シリコン窒化膜を除去する工程と、前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、前記第３のシリコン酸化膜を除去すると共に前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、前記第２の領域を第２のレジスト膜で保護し前記第１の領域の前記第４のシリコン酸化膜を除去すると共に、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第５の等方エッチング工程と、前記第２のレジスト膜を除去する工程と、前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程とを有することを特徴とする素子分離膜の形成方法。
【０１３２】
（付記２２）前記第３のシリコン酸化膜を介して前記半導体基板に導電性不純物を注入することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３３】
（付記２３）前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３４】
（付記２４）前記第１の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さと、前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３５】
（付記２５）前記第２の等方エッチング工程におけるエッチング量は、前記第１のシリコン酸化膜の厚さと前記第３のシリコン酸化膜の厚さの合計に応じて決定することを特徴とする付記２１に記載の素子分離膜の形成方法。
【０１３６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板表面のシリコン酸化膜を除去する工程の前に、第１の領域及び第２の領域の第２のシリコン酸化膜のオフセット量をそれぞれ個別に設定することができる。これにより、ディボットのない素子分離膜を形成することができるとともに、素子領域上に素子分離膜が延出することを防止できる。その結果、フラッシュメモリ等の半導体装置のより一層の高性能化及び高集積化が達成できる。
【図面の簡単な説明】
【図１】図１は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、シャロートレンチアイソレーションにより素子領域間を分離する従来の半導体装置の製造方法を示す断面図（その２）である。
【図３】図３はディボットを示す模式図である。
【図４】図４は、ディボットが発生した半導体装置のトランジスタ特性の例を示す図である。
【図５】図５は、ディボットの発生をサイドウォールにより防止する方法を示す模式図である。
【図６】図６は、フラッシュメモリの構成を示す模式図である。
【図７】図７は、従来の問題点を示す模式図である。
【図８】図８は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図９】図９は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１０】図１０は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図１１】図１１は、本発明の第１の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図１２】図１２は、第１の実施の形態をフラッシュメモリの製造に適用した例を示す模式図である。
【図１３】図１３は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図１４】図１４は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１５】図１５は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図１６】図１６は、本発明の第２の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図１７】図１７は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図１８】図１８は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図１９】図１９は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２０】図２０は、本発明の第３の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図２１】図２１は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図２２】図２２は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図２３】図２３は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２４】図２４は、本発明の第４の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【図２５】図２５は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その１）である。
【図２６】図２６は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その２）である。
【図２７】図２７は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その３）である。
【図２８】図２８は、本発明の第５の実施の形態の素子分離膜の形成方法を示す図（その４）である。
【符号の説明】
１１，１０１，２０１，３０１，４０１，５０１…シリコン基板、
１２，１６，１０２，１０５，２０２，２０５，３０２，３０７，４０２，４０６，５０２，５０５，５０８…シリコン酸化膜、
１３，１０３，２０３，３０３，４０３，５０３…シリコン窒化膜、
１４，１０６，１１０，２０６，２１０，３０５，３１１，４０８，４１１，５０６，５１２…レジスト膜、
１５，１０４，２０４，３０６，４０５，５０４，５０７…溝（トレンチ）、
１７ａ，１０７，２０７，３０８，４０７，５０９…素子分離膜、
１８，１０８，２０８，３０９，４０９，５１０…犠牲酸化膜、
１９，１０９，１１１，２０９，２１１，３１０，３１２，４１０，４１２，５１１，５１３…ゲート酸化膜
３０４，４０４…サイドウォール。
Claims (10)
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をパターニングする工程と、
前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、
前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、
前記第１の領域を第１のレジスト膜で保護し、前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、
前記第１のレジスト膜を除去する工程と、
前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、
前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、
前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程と
を有することを特徴とする素子分離膜の形成方法。 - 前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする請求項１に記載の素子分離膜の形成方法。
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をパターニングする工程と、
前記シリコン窒化膜をマスクとして前記第１のシリコン酸化膜及び前記半導体基板をエッチングして、前記半導体基板の第１の領域及び第２の領域にそれぞれ溝を形成する工程と、
前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、
前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、
前記第１のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、
前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、
前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程と
を有することを特徴とする素子分離膜の形成方法。 - 前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする請求項３に記載の素子分離膜の形成方法。
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、
前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、
前記半導体基板の前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記サイドウォールを等方エッチングする第１の等方エッチング工程と、
前記第１のレジスト膜を除去する工程と、
前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングし前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、
前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、
前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、
前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、
前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程と
を有することを特徴とする素子分離膜の形成方法。 - 前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする請求項５に記載の素子分離膜の形成方法。
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして第１の領域及び第２の領域にそれぞれ前記半導体基板が露出する開口部を形成する工程と、
前記シリコン窒化膜の側部にシリコン酸化物からなるサイドウォールを形成する工程と、
前記シリコン窒化膜及び前記サイドウォールをマスクとして前記半導体基板をエッチングして前記第１の領域及び前記第２の領域にそれぞれ溝を形成する工程と、
前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第１の等方エッチング工程と、
前記第２の領域を第１のレジスト膜で保護し、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第２の等方エッチング工程と、
前記第１のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を除去すると共に、前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、
前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、
前記第１の領域を第２のレジスト膜で保護し、前記第２の領域の前記第４のシリコン酸化膜を除去すると共に、前記第２の領域の前記第２のシリコン酸化膜を等方エッチイングする第４の等方エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程と
を有することを特徴とする素子分離膜の形成方法。 - 前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする請求項７に記載の素子分離膜の形成方法。
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜及び前記第１のシリコン酸化膜をパターニングして、第１の領域に前記半導体基板が露出する開口部を形成する工程と、
前記シリコン窒化膜をマスクとし前記第１の領域の前記半導体基板をエッチングして第１の溝を形成する工程と、
前記シリコン窒化膜を等方エッチングする第１の等方エッチング工程と、
前記半導体基板上に形成した第１のレジスト膜で前記第１の領域を保護し、前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域上の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、
前記第１のレジスト膜の開口部を介して前記半導体基板の第２の領域をエッチングし第２の溝を形成する工程と、
前記第１のレジスト膜の開口部を介して前記第２の領域の前記シリコン窒化膜を等方エッチングする第２の等方エッチング工程と、
前記第１のレジスト膜を除去する工程と、
前記半導体基板の上側全面にシリコン酸化物を堆積させて第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記第１のシリコン酸化膜を除去すると共に、残存している前記第２のシリコン酸化膜を等方エッチングする第３の等方エッチング工程と、
前記半導体基板の表面を酸化して第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を除去すると共に前記第２のシリコン酸化膜を等方エッチングする第４の等方エッチング工程と、
前記半導体基板の表面を酸化して第４のシリコン酸化膜を形成する工程と、
前記第２の領域を第２のレジスト膜で保護し前記第１の領域の前記第４のシリコン酸化膜を除去すると共に、前記第１の領域の前記第２のシリコン酸化膜を等方エッチングする第５の等方エッチング工程と、
前記第２のレジスト膜を除去する工程と、
前記半導体基板の表面を酸化して第５のシリコン酸化膜を形成する工程と
を有することを特徴とする素子分離膜の形成方法。 - 前記シリコン窒化膜が露出するまで前記第２のシリコン酸化膜を除去する工程は、化学的機械研磨法により実施することを特徴とする請求項９に記載の素子分離膜の形成方法。
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| US6939810B2 (en) | 2005-09-06 |
| US20040002219A1 (en) | 2004-01-01 |
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