KR20030001179A - 반도체 소자의 소자 격리층 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000002955 isolation Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000010405 reoxidation reaction Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- -1 nitrogen ions Chemical class 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005498 polishing Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 폴리 필름을 한번의 증착으로 소자 격리층 및 게이트 전극 형성에 사용할 수 있도록 하여 공정을 단순화하고 소자의 전기적 특성을 향상시킬 수 있도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것으로, 반도체 기판의 표면상에 게이트 산화막,도전성 물질층을 차례로 형성하는 단계;소자 격리 영역상의 도전성 물질층만 선택적으로 제거하여 제 1 패턴층을 형성하는 단계;상기 제 1 패턴층을 마스크로 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치 및 제 1 패턴층의 표면에 재산화막을 형성하고 트렌치내에 절연층을 매립하는 단계;상기 제 1 패턴층이 완전히 제거되지 않도록 전면을 평탄화하여 제 2 패턴층 및 제 2 패턴층과 동일 높이를 갖는 절연 패턴층을 형성하는 단계;전면에 게이트 전극 형성용 물질층, 금속 물질층을 형성하고 선택적으로 패터닝하여 게이트 전극 및 소자격리층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 폴리 필름을 한번의 증착으로 소자 격리층 및 게이트 전극 형성에 사용할 수 있도록 하여 공정을 단순화하고 소자의 전기적 특성을 향상시킬 수 있도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것이다.
반도체 소자가 고기능화 및 고집적화 됨에 따라 공정의 초기 단계에서 실시하는 소자분리 기술의 중요성이 더욱 부각되고 있다. 이러한 소자분리 기술은 다른 공정에 비교하여 고난도의 기술을 필요로 하는 어려운 기술 분야 중에 하나이다.
그 동안 일반적인 소자분리 기술로는 국부적 산화를 통한 소자분리 방법(LOCOS), 선택적 폴리 실리콘에 의한 소자분리 방법(Selective Polysilicon Oxidation)등과 같이 반도체 소자의 고집적화 시대의 디자인 룰(Design Rule)을 만족시키기 위한 다양한 종류의 소자분리 방법이 적용되었으나 그 한계를 보이고 있는 실정이다.
이러한 한계를 극복하기 위하여 소개된 트렌치를 이용한 소자분리 방법은, 반도체 기판 상에 트렌치를 형성하고 트렌치의 내부를 화학 기상 증착으로 생성된 산화막으로 채움으로써 소자분리를 완성하는 방법이 새롭게 제시되고 있다.
이는 소자분리 영역의 면적을 축소할 수 있어서 디바이스의 고집적화가 진행됨에 따라 일반화되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 소자 격리층 형성 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 소자 격리층 형성을 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(11) 상에 열산화 방법으로 버퍼 산화막(12)을 형성하고, 이 버퍼 산화막(12)상에 화학기상증착(Chemical Vapor Deposition;CVD) 방법으로 질화막을 증착하여 마스크층(13)을 형성한다.
그리고 상기 마스크층(13) 및 버퍼 산화막(12)을 포토리소그래피 방법으로반도체 기판(11)의 소자 격리 영역이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 정의한다.
그리고 도 1b에서와 같이, 마스크층(13)을 이용하여 반도체 기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(14)를 형성한다.
여기서, 트렌치(14)를 반응성 이온식각(Reactive Ion Etching;RIE)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
이어, 도 1c에서와 같이, 마스크층(13)을 포함하는 전면에 트렌치(14)를 채우도록 CVD 방법으로 산화막(15)을 증착한다.
그리고 도 1d에서와 같이, 산화막(15)을 마스크층(13)이 노출되도록 화학 기계적 연마(Chemical Mechanical Polishing;CMP) 방법 또는 RIE 방법으로 에치백하여 트렌치(14) 내에만 잔류되도록 하여 소자를 분리하는 소자 격리층(15a)을 형성한다.
이어, 마스크층(13) 및 버퍼 산화막(12)을 습식 식각 방법으로 순차적으로 제거하여 반도체 기판(11)의 활성 영역을 노출시킨다. 이 때, 식각할 때 소자 격리층(15a)과 활성 영역접합 부분의 상부에 홈(moat)이 형성된다.
그러나 이와 같은 종래 기술의 반도체 소자의 소자 격리층 형성 공정은 다음과 같은 문제가 있다.
홈이 형성된 부분에서 게이트 산화막의 두께가 감소되고 홈의 내부에 잔류하는 다결정 실리콘에 의해 전계가 증가되어 누설 전류가 흐르는 문제가 있다.
또한, 마스크층으로 사용되는 질화막을 제거하는 공정에서 인산을 사용하는데, 질화막의 제거가 완전하게 이루어지지 않아 후속 공정에서 이물 발생의 원인으로 작용될 수 있다.
본 발명은 이와 같은 종래 기술의 소자 격리층 형성 공정의 문제를 해결하기 위한 것으로, 폴리 필름을 한번의 증착으로 소자 격리층 및 게이트 전극 형성에 사용할 수 있도록 하여 공정을 단순화하고 소자의 전기적 특성을 향상시킬 수 있도록한 반도체 소자의 소자 격리층 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 소자 격리층 형성을 위한 공정 단면도
도 2a내지 도 2k은 본 발명에 따른 소자 격리층 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 게이트 산화막
23. 폴리 실리콘층 24. PR 마스크층
25. 트렌치 26. 재산화막
27. 절연층 28. 게이트 전극 형성용 물질층
29. 금속 물질층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 반도체 기판의 표면상에 게이트 산화막,도전성 물질층을 차례로 형성하는 단계;소자 격리 영역상의 도전성 물질층만 선택적으로 제거하여 제 1 패턴층을 형성하는 단계;상기 제 1 패턴층을 마스크로 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치 및 제 1 패턴층의 표면에 재산화막을 형성하고 트렌치내에 절연층을 매립하는 단계;상기 제 1 패턴층이 완전히 제거되지 않도록 전면을 평탄화하여 제 2 패턴층 및 제 2 패턴층과 동일 높이를 갖는 절연 패턴층을 형성하는 단계;전면에 게이트 전극 형성용 물질층, 금속 물질층을 형성하고 선택적으로 패터닝하여 게이트 전극 및 소자격리층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2k은 본 발명에 따른 소자 격리층 형성을 위한 공정 단면도이다.
본 발명은 STI 공정시에 폴리 하드 마스크를 사용하여 트렌치 식각후에 잔류막을 제거하는 공정을 스킵할 수 있고, 트렌치의 재산화(Reoxidation)시에 폴리의 국부적인 산화가 일어나도록 하여 소자 격리층의 상단 모서리 부분에서 발생하는 이상 형태의 발생을 억제할 수 있도록한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)에 웰 영역을 형성하기 위한 이온 주입 및 문턱 전압 조절을 위한 이온 주입 공정을 진행한다.
그리고 도 2b에서와 같이, 반도체 기판(21)의 표면상에 게이트 산화막(22)을 형성한다.
게이트 산화막(22)은 습식 또는 건식 산화(Wet or Dry oxidation)공정으로 형성한다.
이어, 도 2c에서와 같이, 상기 게이트 산화막(22)상에 후속되는 트렌치 형성 공정시의 마스크층 및 게이트 전극 형성용 물질로 사용되는 도전성 물질층 예를들면, 폴리 실리콘층(23)을 형성한다.
여기서, 폴리 실리콘층(23)은 CVD(Chemical Vapor Deposition) 공정으로 증착하고 PMOS 또는 NMOS 트랜지스터를 형성하는 것에 따라 보론 또는 인을 도핑하여 형성한다.
그리고 도 2d에서와 같이, 상기 폴리 실리콘층(23)상에 포토레지스트를 도포하고 선택적으로 패터닝하여 소자 격리 영역상의 폴리 실리콘층(23)만 노출되도록PR 마스크층(24)을 형성한다.
이어, 도 2f에서와 같이, 상기 PR 마스크층(24)을 이용하여 노출된 폴리 실리콘층(23)을 선택적으로 제거한후 폴리 실리콘 제 1 패턴층(23a)의 산화량을 조절하기 위하여 질소 이온을 1 ~ 90°의 각도로 틸트 이온 주입 공정을 진행한다.
여기서, 이온 에너지와 주입량은 산화량을 고려하여 바람직하게 1eV ~ 1MeV, 1E11 ~ 1E16/cm2으로 진행한다.
그리고 도 2g에서와 같이, 상기 폴리 실리콘 제 1 패턴층(23a)을 마스크로 하여 노출된 게이트 산화막(22),반도체 기판(21)의 일정 깊이를 식각하여 소자 격리층을 형성하기 위한 트렌치(25)를 형성한다.
이어, 도 2h에서와 같이, 상기 트렌치(25) 형성시에 표면에 가해진 데미지를 완화하기 위하여 재산화 공정을 진행하여 트렌치의 표면 및 폴리 실리콘 제 1 패턴층(23a)의 표면에 재산화막(26)을 형성한다.
여기서, 재산화 공정은 최소한 1 ~ 2회 진행하여 30 ~ 200Å의 두께가 산화되도록 한다.
재산화 공정을 진행하기 전에 폴리 실리콘 제 1 패턴층(23a)의 산화가 많이 일어나는 것을 억제하기 위한 질소 이온 주입 공정이 진행된다.
그리고 재산화 공정시에 트렌치(25)의 상단 모서리 부분에서 산화량이 게이트 산화막(22)보다 많게 하여 해당 부분에서 미니 버즈빅(mini bird's beak)이 발생되도록 한다.
이는 폴리 실리콘 제 1 패턴층(23a)의 질소 이온 주입에 의해 폴리 실리콘 제 1 패턴층(23a)으로 산소 침투가 억제되어 그 표면만 산화되고 트렌치(25)의 상단 모서리 부분도 산화되어 게이트 산화막보다 두꺼워지는 것에 의해 발생되는 것이다.
그리고 도 2i에서와 같이, 상기 트렌치(25)가 매립되도록 재산화막(26)상에 CVD 공정으로 절연층(27)을 형성한다.
이어, 도 2j에서와 같이, CMP 공정으로 전체적으로 평탄화 공정을 진행하여 절연 제 1 패턴층(27a)을 형성한다.
이때, 게이트 산화막(22)에 가해지는 데미지를 억제하기 위하여 폴리 실리콘 제 1 패턴층(23a)이 완전히 제기되지 않고 일정 두께 남도록 하여 폴리 실리콘 제 2 패턴층(23b)이 형성되도록 한다.
그리고 도 2k에서와 같이, 세정 공정을 진행하여 폴리 실리콘 제 2 패턴층(23b)의 측면에 잔류하는 산화막을 제거한후 전면에 게이트 전극 형성용 물질층(28)으로 폴리 실리콘층을 형성하고, 금속 물질층(29) 예를들면 텅스텐을 전면에 형성한다.
여기서, 금속 물질층(29)은 CVD 또는 PVD 공정으로 증착한다.
이어, 도 2l에서와 같이, 포토리소그래피 공정으로 금속 물질층(29),게이트 전극 형성용 물질층(28),폴리 실리콘 제 2 패턴층(23b)을 선택적으로 패터닝하여 게이트 산화막(22)상에 패터닝된 폴리 실리콘 제 2 패턴층(23b),게이트 전극 형성용 물질층(28b),금속 물질층(29b)이 차례로 적층된 게이트 전극을 형성한다.
이때, 절연 제 1 패턴층(27a)은 기판 표면 높이로 식각되어 소자격리층(27c)이 완성된다.
여기서, 게이트 전극의 양측에 소오스/드레인 영역을 확보하기 위하여 폴리 실리콘 제 2 패턴층(23b)의 너비보다 작은 너비로 패터닝되는 것은 당연하다.
이와 같은 본 발명에 따른 도전성 물질을 한번 증착하여 트렌치 형성시의 마스크층으로 사용하고 이를 다시 패터닝하여 게이트 산화막과 계면을 이루는 게이트 전극 최하부층으로 사용하여 소자의 전기적 특성을 향상시킬 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 다음과 같은 효과가 있다.
첫째, 트렌치 형성시에 마스크를 폴리 하드 마스크를 채택하므로 질화막 사용으로 인한 질화막 잔류 문제를 해결할 수 있다.
둘째, 트렌치 형성후에 Vt 이온 주입을 진행하지 않고 Vt 이온 주입후에 트렌치를 형성하므로 소자 격리층의 상단 모서리 부분에 가해지는 스트레스를 줄일 수 있다.
셋째, 트렌치 상단 모서리 부분에서 미니 버즈빅이 일어나도록 하여 홈 발생에 의한 게이트 전극 물질이 잔류하는 것을 막을 수 있다.
이는 게이트의 이상 턴온을 막아 소자의 신뢰성을 높이는 효과가 있다.
Claims (6)
- 반도체 기판의 표면상에 게이트 산화막,도전성 물질층을 차례로 형성하는 단계;소자 격리 영역상의 도전성 물질층만 선택적으로 제거하여 제 1 패턴층을 형성하는 단계;상기 제 1 패턴층을 마스크로 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치 및 제 1 패턴층의 표면에 재산화막을 형성하고 트렌치내에 절연층을 매립하는 단계;상기 제 1 패턴층이 완전히 제거되지 않도록 전면을 평탄화하여 제 2 패턴층 및 제 2 패턴층과 동일 높이를 갖는 절연 패턴층을 형성하는 단계;전면에 게이트 전극 형성용 물질층, 금속 물질층을 형성하고 선택적으로 패터닝하여 게이트 전극 및 소자격리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
- 제 1 항에 있어서, 게이트 산화막을 형성하기 전에 반도체 기판에 웰 영역을 형성하기 위한 이온 주입 및 문턱 전압 조절을 위한 이온 주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
- 제 1 항에 있어서, 트렌치을 형성하기 전과 재산화 공정을 진행하기 전에 제 1 패턴층을 중심으로 질소 이온을 틸트 방식으로 주입하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
- 제 1 항에 있어서, 재산화 공정시에 트렌치의 상단 모서리 부분에서 산화량이 게이트 산화막보다 많게 하여 해당 부분에서 미니 버즈빅이 발생되도록 하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
- 제 1 항에 있어서, 도전성 물질층,게이트 전극 형성용 물질층은 폴리 실리콘을 사용하고 금속 물질층은 텅스텐을 사용하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
- 제 1 항에 있어서, 게이트 전극이 게이트 산화막상에 패터닝된 제 2 패턴층,게이트 전극 형성용 물질층,금속 물질층이 차례로 적층되어 형성되는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
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|---|---|---|---|
| KR1020010037573A KR20030001179A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자 격리층 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037573A KR20030001179A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자 격리층 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030001179A true KR20030001179A (ko) | 2003-01-06 |
Family
ID=27711854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037573A KR20030001179A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 소자 격리층 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030001179A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466025B1 (ko) * | 2002-04-18 | 2005-01-13 | 동부아남반도체 주식회사 | 에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법 |
| KR100645836B1 (ko) * | 2004-12-23 | 2006-11-14 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR100970921B1 (ko) * | 2008-08-12 | 2010-07-20 | 박문화 | 엘이디 천장등 |
-
2001
- 2001-06-28 KR KR1020010037573A patent/KR20030001179A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466025B1 (ko) * | 2002-04-18 | 2005-01-13 | 동부아남반도체 주식회사 | 에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법 |
| KR100645836B1 (ko) * | 2004-12-23 | 2006-11-14 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR100970921B1 (ko) * | 2008-08-12 | 2010-07-20 | 박문화 | 엘이디 천장등 |
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