CN117059564A - 半导体器件沟槽结构的制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 197
- 238000000034 method Methods 0.000 claims abstract description 106
- 230000004888 barrier function Effects 0.000 claims abstract description 50
- 230000001590 oxidative effect Effects 0.000 claims abstract description 24
- 150000004767 nitrides Chemical class 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 51
- 238000000151 deposition Methods 0.000 claims description 46
- 238000005498 polishing Methods 0.000 claims description 15
- 238000009279 wet oxidation reaction Methods 0.000 claims description 13
- 239000000126 substance Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 description 434
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- 238000005530 etching Methods 0.000 description 27
- 230000003647 oxidation Effects 0.000 description 23
- 238000007254 oxidation reaction Methods 0.000 description 23
- 230000008021 deposition Effects 0.000 description 18
- 239000002019 doping agent Substances 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 12
- 238000002955 isolation Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000011049 filling Methods 0.000 description 8
- 239000007943 implant Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000012864 cross contamination Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
本发明公开了半导体器件沟槽结构的制作方法，通过对第一沟槽开口内的第一导电材料的顶部进行氧化，形成氧化物层，使得后续工艺不会对第一沟槽顶部侧壁的阻挡层造成破坏，提高了MTI(第一沟槽结构)顶角阻挡层的完整性。
Description
技术领域
本发明是关于半导体工艺技术领域，特别是关于一种半导体器件沟槽结构的制作方法。
背景技术
半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构。现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽结构(MTI)的制作，用于半导体主体内埋层的电引出，再进行其他类沟槽结构(DTI)的制作，用于半导体主体内衬底的电引出。然而，在进行DTI制作时，其工艺步骤中的多晶硅回蚀在对DTI内的p型多晶硅进行蚀刻的同时，也会对MTI内的n型多晶硅进行蚀刻。而DTI工艺中的多晶硅回蚀对p型多晶硅和n型多晶硅的蚀刻速率又不相同，n型多晶硅蚀刻的速率快，p型多晶硅蚀刻的速率慢，因此当对DTI内的p型多晶硅蚀刻至与半导体主体表面水平时，MTI内的n型多晶硅已经低于半导体主体表面了，这就导致了后续工艺会对MTI内用于防止n型多晶硅扩散的阻挡层造成一定损失，使得MTI顶角阻挡层的减薄或缺失，导致MTI内的n型掺杂物容易从n型多晶硅中扩散出去。n型掺杂物的扩散会降低埋层到器件区域(位于半导体主体内)的击穿电压。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种半导体器件沟槽结构的制作方法，其能够解决现有技术中的问题。
为实现上述目的，本发明的实施例提供了一种半导体器件沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的顶表面上形成硬掩膜层；在所述硬掩模层内形成第一沟槽开口且在所述半导体主体中形成第一沟槽，所述第一沟槽从所述第一沟槽开口延伸到所述埋层；在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽以及第一沟槽开口内；对所述第一沟槽开口内的所述第一导电材料进行氧化，以形成氧化物层；在所述半导体主体中形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述衬底；在所述第二沟槽的侧壁上形成氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的硬掩膜层且去除所述第一沟槽开口内的氧化物层。
在本发明的一个或多个实施方式中，对所述第一沟槽开口内的所述第一导电材料进行氧化的步骤之前，还包括对所述第一导电材料进行化学机械抛光的步骤。
在本发明的一个或多个实施方式中，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁上依次形成第三氧化物层和第二氮化物层；去除所述第一沟槽的底壁上的所述第三氧化物层和第二氮化物层。
在本发明的一个或多个实施方式中，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽以及第一沟槽开口内；或者，分两次进行所述第一导电材料的沉积，第二次沉积所述第一导电材料之前，对所述第一沟槽以及第一沟槽开口内第一次沉积的第一导电材料进行蚀刻。
在本发明的一个或多个实施方式中，对所述第一沟槽开口内的所述第一导电材料进行氧化，以形成氧化物层，包括：采用湿法氧化工艺对所述第一沟槽开口内的所述第一导电材料进行氧化，形成底部呈弧形的氧化物层，所述氧化物层的最低处高于所述半导体主体的表面。
在本发明的一个或多个实施方式中，所述硬掩膜层包括依次形成于所述半导体主体表面的第一氧化物层、第一氮化物层以及第二氧化物层；对所述第一沟槽开口内的所述第一导电材料进行氧化后，通过BOE或者DHF湿法工艺去除部分所述氧化物层以及所述第二氧化物层；在所述第一氮化物层以及所述氧化物层上形成氮化物层。
在本发明的一个或多个实施方式中，在所述第二沟槽的侧壁上形成氧化物层，包括：采用湿法氧化工艺在所述第二沟槽的内壁上形成第四氧化物层；在所述第二沟槽内的第四氧化物层上沉积第五氧化物层；去除所述第二沟槽的底壁上的所述第四氧化物层和所述第五氧化物层。
在本发明的一个或多个实施方式中，在所述第二沟槽的侧壁上形成氧化物层，包括：采用湿法氧化工艺对所述第二沟槽的内壁进行氧化，以形成第四氧化物层，其中，在对所述第二沟槽的内壁进行氧化时，所述第一沟槽开口内的所述第一导电材料被再次氧化，形成底部呈弧形的氧化物层，所述氧化物层的最低处高于所述半导体主体的表面。在所述第二沟槽内的第四氧化物层上沉积第五氧化物层；去除所述第二沟槽的底壁上的所述第四氧化物层和所述第五氧化物层。
本发明又一实施例提供了一种半导体器件沟槽结构的制作方法，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的顶表面上形成硬掩膜层；在所述硬掩模层内形成第一沟槽开口且在所述半导体主体中形成第一沟槽，所述第一沟槽从所述第一沟槽开口延伸到所述埋层；在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽以及第一沟槽开口内；在所述半导体主体中形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述衬底；氧化所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料，以形成第四氧化物层；去除所述第二沟槽底壁的所述第四氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的硬掩膜层且去除所述第一沟槽开口内的氧化物层。
在本发明的一个或多个实施方式中，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁上依次形成第三氧化物层和第二氮化物层；去除所述第一沟槽的底壁上的所述第三氧化物层和第二氮化物层。
在本发明的一个或多个实施方式中，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽开口的侧壁以及第一沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层。
在本发明的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽以及第一沟槽开口内；或者，分两次进行所述第一导电材料的沉积，第二次沉积所述第一导电材料之前，对所述第一沟槽以及第一沟槽开口内第一次沉积的第一导电材料进行蚀刻。
在本发明的一个或多个实施方式中，氧化所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料，以形成第四氧化物层，包括：采用湿法氧化工艺对所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料进行氧化，形成第四氧化物层，所述第一沟槽开口内的第四氧化物层的底部呈弧形，且所述第一沟槽开口内的第四氧化物层的最低处高于所述半导体主体的表面。
在本发明的一个或多个实施方式中，在沉积具有第一掺杂类型的第二导电材料之前，在所述第二沟槽内的第四氧化物层上沉积第五氧化物层并去除所述第二沟槽的底壁上的所述第五氧化物层。
与现有技术相比，根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构前对第一沟槽开口内的第一导电材料进行氧化以形成底部为弧形的氧化物层，能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构时的工艺中的氧化步骤，直接对第一沟槽开口内的第一导电材料进行氧化以形成底部为弧形的氧化物层，同样能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构前先对第一沟槽开口内的第一导电材料进行初次氧化，再在制作第二沟槽结构时的工艺中的氧化步骤，对第一沟槽开口内的第一导电材料进行二次氧化，形成底部为弧形的氧化物层，仍然能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
附图说明
图1是根据本发明第一实施方式的半导体器件沟槽结构的制作方法的工艺流程图；
图2a-图2q是根据本发明第一实施方式的制作半导体器件沟槽结构的过程图；
图3是根据本发明第二实施方式的半导体器件沟槽结构的制作方法的工艺流程图；
图4a-图4o是根据本发明第二实施方式的制作半导体器件沟槽结构的过程图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如背景技术所言，在进行DTI(Deep Trench Isolation，深沟槽隔离)制作时，其工艺步骤中的多晶硅回蚀在对DTI内的p型多晶硅进行蚀刻的同时，也会对MTI(MiddleTrench Isolation，中沟槽隔离)内的n型多晶硅进行蚀刻。而DTI工艺中的多晶硅回蚀对p型多晶硅和n型多晶硅的蚀刻速率又不相同，n型多晶硅蚀刻的速率快，p型多晶硅蚀刻的速率慢，因此当对DTI内的p型多晶硅蚀刻至与半导体主体表面水平时，MTI内的n型多晶硅已经低于半导体主体表面了，这就导致了后续工艺会对MTI内用于防止n型多晶硅扩散的阻挡层造成一定损失，使得MTI顶角阻挡层的减薄或缺失，导致MTI内的n型掺杂物容易从n型多晶硅中扩散出去。
为了解决上述技术问题，本申请提供了一种半导体器件沟槽结构的制作方法，通过对MTI(本申请文件中的第一沟槽结构)内的掺杂多晶硅(本申请文件中的第一导电材料)的顶部进行氧化，形成氧化层，使得后续工艺对MTI(本申请文件中的第一沟槽结构)顶部侧壁的阻挡层不会造成破坏，提高了MTI顶角阻挡层的完整性。
以下针对多个具体实施方式，结合附图，对本发明的半导体器件沟槽结构的制作方法进行详细展开阐述。
如图1所示，本发明在第一实施例中提出了一种半导体器件沟槽结构的制作方法，包括：s1，提供半导体主体，半导体主体包括具有第一掺杂类型的衬底，设置在衬底之上的具有第二掺杂类型的埋层，以及设置在埋层之上的具有第一掺杂类型的外延层，第二掺杂类型与第一掺杂类型相反。s2，在外延层的顶表面上形成硬掩膜层。s3，在硬掩模层内形成第一沟槽开口且在半导体主体中形成第一沟槽，第一沟槽从第一沟槽开口延伸到埋层。s4，在第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层。s5，沉积具有第二掺杂类型的第一导电材料，使得第一导电材料填充于第一沟槽以及第一沟槽开口内。s6，对第一沟槽开口内的第一导电材料进行氧化，以形成氧化物层。s7，在半导体主体中形成第二沟槽，第二沟槽从外延层的顶表面延伸到衬底。s8，在第二沟槽的侧壁上形成氧化物层。s9，沉积具有第一掺杂类型的第二导电材料，使得第二导电材料填充于第二沟槽内。s10，去除半导体主体表面的硬掩膜层且去除第一沟槽开口内的氧化物层。
其中，在步骤s6的对第一沟槽开口内的第一导电材料进行氧化的步骤之前，还包括对第一导电材料进行化学机械抛光的步骤。
图2a至图2q示出了根据本申请的第一实施方式的制作半导体器件沟槽结构的过程图。
如图2a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。在本实施例中，第一掺杂类型为p型，第二掺杂类型为n型。在其他实施例中，第一掺杂类型为n型，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～300A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～2000A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为2000A～3000A。优选的，第一氧化物层151的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为2500A。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥硬掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图2b所示，可以使用第一软掩模层对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15内形成第一沟槽开口20a且在半导体主体10中形成第一沟槽20。第一沟槽20连通第一沟槽开口20a且第一沟槽20的宽度与第一沟槽开口20a的宽度一致，可沿第一沟槽开口20a继续刻蚀形成第一沟槽20。第一沟槽20深度自第一沟槽开口20a延伸到埋层12。在一些实施例中，第一软掩模层可以是光刻胶。第一沟槽开口20a、第一沟槽20刻蚀形成后，剥离第一软掩膜层。
可选择的，在第一沟槽开口20a以及第一沟槽20内生长一层100A-300A的牺牲氧化物层，然后剥离去除。通过牺牲氧化物层剥离，可以去除在刻蚀过程中在侧壁和底壁上产生的损伤，平滑第一沟槽开口20a以及第一沟槽20，并通过牺牲氧化物层的剥离进一步加宽第一沟槽开口20a的宽度。
可选的，还可以直接对第一沟槽开口20a进行回拉工艺以进一步增加第一沟槽开口20a的宽度，便于后续材料的沉积。
如图2c所示，在第一沟槽开口20a的侧壁以及第一沟槽20的内壁上生长阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在第一沟槽开口20a的侧壁以及第一沟槽20的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选110A；再在第一沟槽开口20a的侧壁上和第一沟槽20内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A～300A。或者，直接在第一沟槽开口20a的侧壁以及第一沟槽20的侧壁以及底壁上形成第三氧化物层。阻挡层51的生长过程中，不可避免的会在硬掩膜层15的表面也形成阻挡层，但表面的阻挡层会在后续工艺中被去除，不影响器件性能。
如图2d所示，通过各向异性回蚀，将第一沟槽20底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接。需要说明的是，当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20底部的阻挡层51。当阻挡层51为氧化物/氮化物层时，通过各向异性回蚀去除第一沟槽20底部的阻挡层51。在一个实施例中，回蚀工艺也会回蚀掉第一沟槽开口20a的侧壁上的部分第二氮化物层和第三氧化物层，这可能有助于随后的第一导电材料的填充。而硬掩膜层15的表面的阻挡层也在此回蚀期间被一同去除，硬掩膜层15中的第二氧化物层153可用作回蚀停止层或保护层，其在回蚀时的损耗可能小于150A。
如图2e所示，进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽开口20a和第一沟槽20内。示例性的，第一导电材料52的沉积厚度为0.3～1.6μm，以完全填充满第一沟槽20。第一导电材料52的沉积厚度取决于第一沟槽20的宽度。可选的，对于宽度小于0.8μm的沟槽，首选的沉积厚度为5000A；对于沟槽宽度在0.8μm～1.0μm的沟槽，首选的沉积厚度为8000A；而对于宽度为2μm的沟槽，首选的沉积厚度为1.6μm。优选为5000A。沉积第一导电材料52时，第一导电材料52会覆盖第二氧化物层153的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20以及第一沟槽开口20a内沉积第一导电材料52。例如，进行第一次第一导电材料52的沉积后，可以对第一导电材料52以及第一沟槽开口20a进行蚀刻，以进一步加宽第一沟槽开口20a的宽度，从而获得更好的第一导电材料52的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。
如图2f所示，可以通过化学机械抛光(CMP)工艺去除多余的第一导电材料52以及部分第二氧化物层153。第二氧化物153层作为化学机械抛光(CMP)的停止层。第二氧化物层153的损耗取决于抛光的选择性速率，正常损耗小于150A。由于沉积第一导电材料52时，半导体主体10的衬底11上可能也会沉积到部分第一导电材料52，在去除第二氧化物层上的第一导电材料52的同时，去除半导体主体10的衬底11上的第一导电材料52，以获得更好的晶片翘曲和更小的应力。
如图2g所示，对第一沟槽开口20a内的第一导电材料52进行湿法氧化，形成氧化物层61，氧化物层61的厚度约为4000A～6000A。在第一导电材料52被氧化的过程中，形成的氧化物层61的底部自然而然会呈现弧形，最终整个氧化物层61自然形成椭圆形状。此湿法氧化步骤，一方面可以确保硬掩膜层15上没有多余的第一导电材料52残留，另一方面，由于第一导电材料52的氧化速率比半导体主体上的快，因此可以准确地将氧化过程控制至目标厚度，且形成的椭圆状的氧化物层61，使得第一沟槽20顶部与第一沟槽开口20a相接触的侧壁上存在较厚的第一导电材料52的保护，防止后续工艺对第一沟槽20顶部侧壁上的阻挡层51造成损坏。
如图2h所示，通过BOE(缓冲氧化物刻蚀液，由氢氟酸与水或氟化铵与水混合而成)或者DHF(氢氟酸或稀氢氟酸)的湿法工艺去除外延层13表面的硬掩膜层15中的第二氧化物层153以及第一沟槽开口20a内的部分氧化物层61。
如图2i所示，在硬掩膜层15的第一氮化物层152以及第一沟槽开口20a内的氧化物层61表面形成一层薄的氮化物层A，薄的氮化物层A的厚度约为300A～1000A，优选的可以为500A。薄的氮化物层A可以在后续的制作第二沟槽结构并对其进行氧化的过程中，保护第一沟槽20顶部的第一导电材料52不被继续氧化，同时薄的氮化物层A还能最大限度的减少交叉污染问题。
可以理解的是，制作薄的氮化物层A保护层的工艺步骤也可以省略。但此情形下，在后续制作第二沟槽结构并对其进行氧化的过程中，会再一次对第一沟槽20顶部的第一导电材料52进行氧化，使图2g步骤中形成的氧化物层61的厚度进一步增加，且底部同样自然而然会呈现弧形，最终整个氧化物层61自然形成椭圆形状。而为了不造成第一导电材料52的过渡氧化，以致深入第一沟槽20内，影响器件的性能，则需要对图2g的湿法氧化工艺进行严格的参数控制，同时也需要对后续第二沟槽结构的氧化工艺进行严格的参数控制。
如图2j所示，可以使用第二软掩模层对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15以及半导体主体10中形成贯穿硬掩模层15并深入半导体主体10中的第二沟槽30。第二沟槽30延伸到衬底11中。在一些实施例中，第二软掩模层可以是光刻胶。第二沟槽30刻蚀形成后，剥离第二软掩膜层。
如图2k所示，通过湿法氧化工艺在第二沟槽30的内壁上形成厚度为3000A-5000A的第四氧化物层62，优选为4000A。由于第一沟槽开口20a被薄的氮化物层A所保护，所以湿法氧化不会对第一沟槽20内的第一导电材料52产生影响。
如图2l所示，在第二沟槽30内以及薄的氮化物层A表面沉积第五氧化物层63，以使第五氧化物层63形成于第二沟槽30内的第四氧化物层62上以及薄的氮化物层A上。示例性的，可以使用高深宽比工艺(HARP)进行第五氧化物层63的化学气相沉积，沉积厚度约为5000A-7000A。在此厚度的第五氧化物层63下，第二沟槽30内仍存在0.4μm-0.8μm的开口空间。第五氧化物层63不仅能够改善第二沟槽30侧壁的隔离性能，在后续的氧化物回蚀工艺中还能够保护半导体主体的表面。
如图2m所示，对第二沟槽30内的第五氧化物层63、第四氧化物层62进行各向异性氧化物回蚀，以去除第二沟槽30底壁上的第五氧化物层63和第四氧化物层62，打开第二沟槽30的底部。可以理解的是，在此工艺步骤中，回蚀工艺将在第二沟槽30的沟槽顶部形成u型圆角，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第五氧化物层63将用作蚀刻停止层或保护层。示例性的，氧化物回蚀的厚度保持在1000A～2000A，优选的为1600A。
可选的，形成第五氧化物层63后，可以进行退火工艺，使第五氧化物层63和/或第四氧化物层62致密化，以实现更好的隔离效果。可选的，可以对第二沟槽30的底部进行低能量硼注入(例如～5E15/5KeV/0度倾斜)，以增加第二沟槽30底部的掺杂水平，从而更好地连接到衬底11。
如图2n所示，进行具有第一掺杂类型的第二导电材料64的沉积，使得第二导电材料64填充第二沟槽30。在第二沟槽30内，第二导电材料64与衬底11之间完全接触并实现电连接。由于第二沟槽30的宽度较宽，第二导电材料64沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料64。例如，进行第一次第二导电材料64的沉积后，可以对第二导电材料64进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料64的填充，并减少第二沟槽30中的空隙。在一些实施例中，其他类型的第二导电材料64也是可行的。第二导电材料64优选为多晶硅。
如图2o所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料64以及部分硬掩膜层15。第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，可以保留小于500A的第一氮化物层152。由于沉积第二导电材料64时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料64，在去除多余的第二导电材料64的同时，也一并去除半导体主体10的衬底11上的第二导电材料64，以获得更好的晶片翘曲和更小的应力。
如图2p所示，使用硬掩膜层15作为蚀刻保护层，对第二导电材料64进行各向异性等离子体干法刻蚀进行回蚀工艺。通过回蚀，将第二导电材料64的顶表面保持在与半导体主体10相同的水平线上。此时，第一沟槽开口20a以及第一沟槽20内的第一导电材料52受到其顶部被氧化的第一导电材料的保护，不会产生损耗，而顶部被氧化的第一导电材料仅可能会产生部分损耗。可以理解的是，硬掩膜层15也会产生约100A-200A的损耗。各向异性等离子干法刻蚀可以确保第一氮化物层152的顶表面上没有多余的第二导电材料64残留。在一些实施例中，可以不进行化学机械抛光工艺，而直接进行回蚀工艺。回蚀工艺可以更有效地去除多余的第二导电材料64。
如图2q所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。此步骤中，由于第一沟槽20顶部侧壁上存在一定厚度的第一导电材料，因此可以对第一沟槽20顶部侧壁上的阻挡层51形成一定程度的保护。再通过稀释的HF去除第一氧化物层151。后进行后续STI(浅槽隔离)工艺中氧化物层的生长。此些步骤中，将完全消耗第一沟槽开口20a中的氧化物层61。
其中，阻挡层51、第一导电材料52形成第一沟槽结构，由于第一导电材料52从外延层13的顶表面延伸到第一沟槽20的底部并且与埋层12接触，因此第一导电材料52能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第二沟槽30中的第四氧化物层62、第五氧化物层63以及第二导电材料64形成第二沟槽结构，由于第二导电材料64从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料64能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。
随后也可以进行后续CMOS器件的正常工艺：STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
在此实施例中，图2f所示步骤之后，省去了对第一导电材料52进行回蚀的步骤，而是直接采用湿法对其进行氧化，一是便于控制氧化过程以达到目标厚度，二是通过省略一步之后添加一步，不会对工艺步骤造成影响，也不会造成工艺成本的增加。
如图3所示，本发明在第二实施例中提出了一种半导体器件沟槽结构的制作方法，包括：s10，提供半导体主体，半导体主体包括具有第一掺杂类型的衬底，设置在衬底之上的具有第二掺杂类型的埋层，以及设置在埋层之上的具有第一掺杂类型的外延层，第二掺杂类型与第一掺杂类型相反。s20，在外延层的顶表面上形成硬掩膜层。s30，在硬掩模层内形成第一沟槽开口且在半导体主体中形成第一沟槽，第一沟槽从第一沟槽开口延伸到埋层。s40，在第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层。s50，沉积具有第二掺杂类型的第一导电材料，使得第一导电材料填充于第一沟槽以及第一沟槽开口内。s60，在半导体主体中形成第二沟槽，第二沟槽从外延层的顶表面延伸到衬底。s70，氧化第二沟槽的内壁以及第一沟槽开口内的第一导电材料，以形成第四氧化物层。s80，去除所述第二沟槽底壁的所述第四氧化物层。s90，沉积具有第一掺杂类型的第二导电材料，使得第二导电材料填充于第二沟槽内。s100，去除半导体主体表面的硬掩膜层且去除第一沟槽开口内的氧化物层。
图4a至图4o示出了根据本申请的第二实施方式的制作半导体器件沟槽结构的过程图。
如图4a所示，提供了半导体主体10。半导体主体10包括具有第一掺杂类型的衬底11，设置在衬底11之上的具有第二掺杂类型的埋层12，以及设置在埋层12之上的具有第一掺杂类型的外延层13。外延层13中形成有器件区域。其中，第二掺杂类型与第一掺杂类型相反。在本实施例中，第一掺杂类型为p型，第二掺杂类型为n型。在其他实施例中，第一掺杂类型为n型，第二掺杂类型为p型。p型掺杂剂可包括硼(B)、铝(Al)、铟(In)或其组合，而n型掺杂剂可包括磷(P)、砷(As)、锑(Sb)或其组合。埋层12可以具有毯式结构，其具有与衬底11基本上相同的水平延伸，平铺在衬底11上。在其他实施例中，埋层12可以具有图案化结构。外延层13可以用于形成不同的器件区域。
在外延层13的顶表面上形成硬掩模层15。形成硬掩模层15可以包括：在外延层13的顶表面上生长或沉积第一氧化物层151，第一氧化物层151的厚度为100A～300A；在第一氧化物层151上沉积第一氮化物层152，第一氮化物层152的厚度为1000A～2000A；在第一氮化物层152上沉积第二氧化物层153，第二氧化物层153的厚度为2000A～3000A。优选的，第一氧化物层151的厚度为200A，第一氮化物层152的厚度为1600A，第二氧化物层153的厚度为2500A。可以理解的是，可以对第一氧化物层151和/或第二氧化物层153进行致密化，以发挥硬掩模层更好的效果。在一些实施例中，衬底11、埋层12和外延层13由硅材料形成，第一氧化物层151和第二氧化物层153由二氧化硅形成，第一氮化物层152由氮化硅形成。
如图4b所示，可以使用第一软掩模层对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15内形成第一沟槽开口20a且在半导体主体10中形成第一沟槽20。第一沟槽20连通第一沟槽开口20a且第一沟槽20的宽度与第一沟槽开口20a的宽度一致，可沿第一沟槽开口20a继续刻蚀形成第一沟槽20。第一沟槽20深度自第一沟槽开口20a延伸到埋层12。在一些实施例中，第一软掩模层可以是光刻胶。第一沟槽开口20a、第一沟槽20刻蚀形成后，剥离第一软掩膜层。
可选择的，在第一沟槽开口20a以及第一沟槽20内生长一层100A-300A的牺牲氧化物层，然后剥离去除。通过牺牲氧化物层剥离，可以去除在刻蚀过程中在侧壁和底壁上产生的损伤，平滑第一沟槽开口20a以及第一沟槽20，并通过牺牲氧化物层的剥离进一步加宽第一沟槽开口20a的宽度。
可选的，还可以直接对第一沟槽开口20a进行回拉工艺以进一步增加第一沟槽开口20a的宽度，便于后续材料的沉积。
如图4c所示，在第一沟槽开口20a的侧壁以及第一沟槽20的内壁上生长阻挡层51。阻挡层51可以包括第三氧化物层和第二氮化物层的组合层结构，也可以是单纯的第三氧化物层。示例性的，可以先在第一沟槽开口20a的侧壁以及第一沟槽20的侧壁以及底壁上进行薄层氧化，形成第三氧化物层，第三氧化物层的厚度约为100A～200A，优选110A；再在第一沟槽开口20a的侧壁上和第一沟槽20内的第三氧化物层上形成薄的第二氮化物层，第二氮化物层的厚度约为100A～500A，优选160A～300A。或者，直接在第一沟槽开口20a的侧壁以及第一沟槽20的侧壁以及底壁上形成第三氧化物层。阻挡层51的生长过程中，不可避免的会在硬掩膜层15的表面也形成阻挡层，但表面的阻挡层会在后续工艺中被去除，不影响器件性能。
如图4d所示，通过各向异性回蚀，将第一沟槽20底部的阻挡层51刻蚀掉。使得第一沟槽20直接连通半导体主体10的埋层12，以便于后续的第一导电材料与埋层12进行电连接。需要说明的是，当阻挡层51为纯氧化物层时，通过氧化物回蚀去除第一沟槽20底部的阻挡层51。当阻挡层51为氧化物/氮化物层时，通过各向异性回蚀去除第一沟槽20底部的阻挡层51。在一个实施例中，回蚀工艺也会回蚀掉第一沟槽开口20a的侧壁上的部分第二氮化物层和第三氧化物层，这可能有助于随后的第一导电材料的填充。而硬掩膜层15的表面的阻挡层也在此回蚀期间被一同去除，硬掩膜层15中的第二氧化物层153可用作回蚀停止层或保护层，其在回蚀时的损耗可能小于150A。
如图4e所示，进行具有第二掺杂类型的第一导电材料52的沉积，使得第一导电材料52填充第一沟槽开口20a和第一沟槽20内。示例性的，第一导电材料52的沉积厚度为0.3～1.6μm，以完全填充满第一沟槽20。第一导电材料52的沉积厚度取决于第一沟槽20的宽度。可选的，对于宽度小于0.8μm的沟槽，首选的沉积厚度为5000A；对于沟槽宽度在0.8μm～1.0μm的沟槽，首选的沉积厚度为8000A；而对于宽度为2μm的沟槽，首选的沉积厚度为1.6μm。优选为5000A。沉积第一导电材料52时，第一导电材料52会覆盖第二氧化物层153的顶表面。其他类型的第一导电材料52也是可行的。第一导电材料52选自多晶硅。
可选的，为了更好的实现埋层12的电引出，可以分成两个步骤在第一沟槽20以及第一沟槽开口20a内沉积第一导电材料52。例如，进行第一次第一导电材料52的沉积后，可以对第一导电材料52以及第一沟槽开口20a进行蚀刻，以进一步加宽第一沟槽开口20a的宽度，从而获得更好的第一导电材料52的填充，并减少第一沟槽20中的空隙或者将空隙密封在第一沟槽20更深处的位置。
如图4f所示，可以通过化学机械抛光(CMP)工艺去除多余的第一导电材料52以及部分第二氧化物层153。第二氧化物153层作为化学机械抛光(CMP)的停止层。第二氧化物层153的损耗取决于抛光的选择性速率，正常损耗小于150A。由于沉积第一导电材料52时，半导体主体10的衬底11上可能也会沉积到部分第一导电材料52，在去除第二氧化物层上的第一导电材料52的同时，去除半导体主体10的衬底11上的第一导电材料52，以获得更好的晶片翘曲和更小的应力。
如图4g所示，通过BOE(缓冲氧化物刻蚀液，由氢氟酸与水或氟化铵与水混合而成)或者DHF(氢氟酸或稀氢氟酸)的湿法工艺去除外延层13表面的硬掩膜层15中的第二氧化物层153。
如图4h所示，可以使用第二软掩模层对硬掩模层15和半导体主体10进行单次刻蚀，以在硬掩模层15以及半导体主体10中形成贯穿硬掩模层15并深入半导体主体10中的第二沟槽30。第二沟槽30延伸到衬底11中。在一些实施例中，第二软掩模层可以是光刻胶。第二沟槽30刻蚀形成后，剥离第二软掩膜层。
如图4i所示，通过湿法氧化工艺在第二沟槽30的内壁上形成厚度为3000A-4000A的第四氧化物层62，优选为3500A。此过程中，第一沟槽开口20a内的第一导电材料52被同步湿法氧化，形成第四氧化物层62，第一沟槽开口20a内的第四氧化物层62的厚度约为7000A。示例性的，硬掩膜层15表明的第一导电材料52的厚度约为3300A，由于第一导电材料52的氧化速率比半导体主体10快，考虑到2倍的氧化速率，则在对第二沟槽30的内壁氧化时，也会在第二沟槽开口20a内形成7000A的第四氧化物层62，共消耗约为3080A的第一导电材料52。氧化过程结束后，在第二沟槽20顶部、第二沟槽开口20a的底部仍有约220A的第一导电材料52。在最终硬掩膜层15内第一氮化物层152去除工艺期间，第二沟槽20顶部侧壁的阻挡层51自然地受到较厚第一导电材料52的保护。可以理解的是，在第一导电材料52被氧化的过程中，在第一沟槽开口20a内形成的第四氧化物层62的底部自然而然会呈现弧形，最终整个第一沟槽开口20a内的第四氧化物层62自然形成椭圆形状。此湿法氧化步骤，一方面可以确保硬掩膜层15上没有多余的第一导电材料52残留，另一方面，由于第一导电材料52的氧化速率比半导体主体上的快，因此可以准确地将氧化过程控制至目标厚度，且在第一沟槽开口20a内形成的椭圆状的第四氧化物层62，使得第一沟槽20顶部与第一沟槽开口20a相接触的侧壁上存在较厚的第一导电材料52的保护，防止后续工艺对第一沟槽20顶部侧壁上的阻挡层51造成损坏。
如图4j所示，在第二沟槽30内以及硬掩膜层15表面沉积第五氧化物层63，以使第五氧化物层63形成于第二沟槽30内的第四氧化物层62上以及硬掩膜层15上。示例性的，可以使用高深宽比工艺(HARP)进行第五氧化物层63的化学气相沉积，沉积厚度约为5000A-7000A。在此厚度的第五氧化物层63下，第二沟槽30内仍存在0.4μm-0.8μm的开口空间。第五氧化物层63不仅能够改善第二沟槽30侧壁的隔离性能，在后续的氧化物回蚀工艺中还能够保护半导体主体的表面。
如图4k所示，对第二沟槽30内的第五氧化物层63、第四氧化物层62进行各向异性氧化物回蚀，以去除第二沟槽30底壁上的第五氧化物层63和第四氧化物层62，打开第二沟槽30的底部。可以理解的是，在此工艺步骤中，回蚀工艺将在第二沟槽30的沟槽顶部形成u型圆角，这对于随后的第二导电材料的填充具有更好的效果。而顶部的第五氧化物层63将用作蚀刻停止层或保护层。示例性的，氧化物回蚀的厚度保持在1000A～2000A，优选的为1600A。
可选的，形成第五氧化物层63后，可以进行退火工艺，使第五氧化物层63和/或第四氧化物层62致密化，以实现更好的隔离效果。可选的，可以对第二沟槽30的底部进行低能量硼注入(例如～5E15/5KeV/0度倾斜)，以增加第二沟槽30底部的掺杂水平，从而更好地连接到衬底11。
如图4l所示，进行具有第一掺杂类型的第二导电材料64的沉积，使得第二导电材料64填充第二沟槽30。在第二沟槽30内，第二导电材料64与衬底11之间完全接触并实现电连接。由于第二沟槽30的宽度较宽，第二导电材料64沉积在第二沟槽30内时，可能会在第二沟槽30的中部形成一个狭窄的空隙，但是由于该空隙在第二沟槽30内的深度很深，因此在后续工艺中不会存在打开缝隙的可能，因此该缝隙对器件的性能不影响。
可选的，同样为了更好的实现衬底11的电引出，可以分成两个步骤在第二沟槽30内沉积第二导电材料64。例如，进行第一次第二导电材料64的沉积后，可以对第二导电材料64进行干法回蚀，以进一步加宽第二沟槽30顶部的开口宽度，从而获得更好的第二导电材料64的填充，并减少第二沟槽30中的空隙。在一些实施例中，其他类型的第二导电材料64也是可行的。第二导电材料64优选为多晶硅。
如图4m所示，可以通过化学机械抛光(CMP)工艺去除多余的第二导电材料64、第五氧化物层63以及部分硬掩膜层15。第一氮化物层152作为化学机械抛光(CMP)的停止层。第一氮化物层152的损耗取决于抛光的选择性速率，可以保留小于500A的第一氮化物层152。由于沉积第二导电材料64时，半导体主体10的衬底11上可能也会沉积到部分第二导电材料64，在去除多余的第二导电材料64的同时，也一并去除半导体主体10的衬底11上的第二导电材料64，以获得更好的晶片翘曲和更小的应力。
如图4n所示，使用硬掩膜层15作为蚀刻保护层，对第二导电材料64进行各向异性等离子体干法刻蚀进行回蚀工艺。通过回蚀，将第二导电材料64的顶表面保持在与半导体主体10相同的水平线上。此时，第一沟槽开口20a以及第一沟槽20内的第一导电材料52受到其顶部被氧化的第一导电材料的保护，不会产生损耗，而顶部被氧化的第一导电材料仅可能会产生部分损耗。可以理解的是，硬掩膜层15也会产生约100A-200A的损耗。各向异性等离子干法刻蚀可以确保第一氮化物层152的顶表面上没有多余的第二导电材料64残留。在一些实施例中，可以不进行化学机械抛光工艺，而直接进行回蚀工艺。回蚀工艺可以更有效地去除多余的第二导电材料64。
如图4o所示，通过使用H3PO4的湿法工艺去除外延层13表面的第一氮化物层152。此步骤中，由于第一沟槽20顶部侧壁上存在一定厚度的第一导电材料，因此可以对第一沟槽20顶部侧壁上的阻挡层51形成一定程度的保护。再通过稀释的HF去除第一氧化物层151。后进行后续STI(浅槽隔离)工艺中氧化物层的生长。此些步骤中，将完全消耗第一沟槽开口20a中的第四氧化物层62。
其中，阻挡层51、第一导电材料52形成第一沟槽结构，由于第一导电材料52从外延层13的顶表面延伸到第一沟槽20的底部并且与埋层12接触，因此第一导电材料52能够用作埋层12的拾取结构，以将埋层12电连接至外延层13的顶表面。第二沟槽30中的第四氧化物层62、第五氧化物层63以及第二导电材料64形成第二沟槽结构，由于第二导电材料64从外延层13的顶表面延伸到第二沟槽30的底部并且与衬底11接触，因此第二导电材料64能够用作衬底11的拾取结构，以将衬底11电连接至外延层13的顶表面。
随后也可以进行后续CMOS器件的正常工艺：STI(浅槽隔离结构)、LOCOS、阱注入、栅极、LDD注入、间隔物形成、源极/漏极注入、硅化物形成、ILD(层间电介质层)、接触形成、BEoL金属层和钝化等一系列工艺。由于上述结构均可采用现有的工艺进行制作，且也不是本申请的创新点所在，在此不做详细展开阐述。
在此实施例中，图4f所示步骤之后，省去了对第一导电材料进行回蚀以及在硬掩膜层上进行氮化物保护层的沉积的步骤，而是直接采用湿法对第二沟槽侧壁以及第一沟槽开口内第一导电材料进行同步氧化，在不增加任何工艺步骤的情况下，采用原有的氧化工艺实现对第一沟槽顶部侧壁阻挡层的保护，同时还节约了一定工艺成本。
与现有技术相比，根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构(设置在第二沟槽内的所有层结构组成第二沟槽结构)前对第一沟槽开口内的第一导电材料进行氧化以形成底部为弧形的氧化物层，能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构时的工艺中的氧化步骤，直接对第一沟槽开口内的第一导电材料进行氧化以形成底部为弧形的氧化物层，同样能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
根据本发明实施方式的半导体器件沟槽结构的制作方法，通过在制作第二沟槽结构前先对第一沟槽开口内的第一导电材料进行初次氧化，再在制作第二沟槽结构时的工艺中的氧化步骤，对第一沟槽开口内的第一导电材料进行二次氧化，形成底部为弧形的氧化物层，仍然能够使得第一沟槽开口与第一沟槽相接触的侧壁上留存一定高度和厚度的第一导电材料，以保护第一沟槽顶部侧壁上的阻挡层，防止后续工艺对第一沟槽顶部侧壁上的阻挡层造成损坏，进而导致第一沟槽内的掺杂物扩散，降低埋层到器件区域(位于半导体主体内)的击穿电压。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (11)
1.一种半导体器件沟槽结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述外延层的顶表面上形成硬掩膜层；
在所述硬掩模层内形成第一沟槽开口且在所述半导体主体中形成第一沟槽，所述第一沟槽从所述第一沟槽开口延伸到所述埋层；
在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层；
沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽以及第一沟槽开口内；
对所述第一沟槽开口内的所述第一导电材料进行氧化，以形成氧化物层；
在所述半导体主体中形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述衬底；
在所述第二沟槽的侧壁上形成氧化物层；
沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；
去除所述半导体主体表面的硬掩膜层且去除所述第一沟槽开口内的氧化物层。
2.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，对所述第一沟槽开口内的所述第一导电材料进行氧化的步骤之前，还包括对所述第一导电材料进行化学机械抛光的步骤。
3.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层，包括：
在所述第一沟槽开口的侧壁以及第一沟槽的内壁上依次形成第三氧化物层和第二氮化物层；
去除所述第一沟槽的底壁上的所述第三氧化物层和第二氮化物层。
4.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，对所述第一沟槽开口内的所述第一导电材料进行氧化，以形成氧化物层，包括：
采用湿法氧化工艺对所述第一沟槽开口内的所述第一导电材料进行氧化，形成底部呈弧形的氧化物层，所述氧化物层的最低处高于所述半导体主体的表面。
5.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，所述硬掩膜层包括依次形成于所述半导体主体表面的第一氧化物层、第一氮化物层以及第二氧化物层；
对所述第一沟槽开口内的所述第一导电材料进行氧化后，通过BOE或者DHF湿法工艺去除部分所述氧化物层以及所述第二氧化物层；
在所述第一氮化物层以及所述氧化物层上形成氮化物层。
6.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第二沟槽的侧壁上形成氧化物层，包括：
采用湿法氧化工艺在所述第二沟槽的内壁上形成第四氧化物层；
在所述第二沟槽内的第四氧化物层上沉积第五氧化物层；
去除所述第二沟槽的底壁上的所述第四氧化物层和所述第五氧化物层。
7.如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第二沟槽的侧壁上形成氧化物层，包括：
对所述第二沟槽的内壁进行氧化，以形成第四氧化物层，其中，在对所述第二沟槽的内壁进行氧化时，所述第一沟槽开口内的所述第一导电材料被再次氧化，形成底部呈弧形的氧化物层，所述氧化物层的最低处高于所述半导体主体的表面；在所述第二沟槽内的第四氧化物层上沉积第五氧化物层；去除所述第二沟槽的底壁上的所述第四氧化物层和所述第五氧化物层。
8.一种半导体器件沟槽结构的制作方法，其特征在于，包括：
提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；
在所述外延层的顶表面上形成硬掩膜层；
在所述硬掩模层内形成第一沟槽开口且在所述半导体主体中形成第一沟槽，所述第一沟槽从所述第一沟槽开口延伸到所述埋层；
在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层；
沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽以及第一沟槽开口内；
在所述半导体主体中形成第二沟槽，所述第二沟槽从所述外延层的顶表面延伸到所述衬底；
氧化所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料，以形成第四氧化物层；
去除所述第二沟槽底壁的所述第四氧化物层；
沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；
去除所述半导体主体表面的硬掩膜层且去除所述第一沟槽开口内的氧化物层。
9.如权利要求8所述的半导体器件沟槽结构的制作方法，其特征在于，在所述第一沟槽开口的侧壁以及第一沟槽的侧壁上形成阻挡层，包括：
在所述第一沟槽开口的侧壁以及第一沟槽的内壁上依次形成第三氧化物层和第二氮化物层；
去除所述第一沟槽的底壁上的所述第三氧化物层和第二氮化物层。
10.如权利要求8所述的半导体器件沟槽结构的制作方法，其特征在于，氧化所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料，以形成第四氧化物层，包括：
采用湿法氧化工艺对所述第二沟槽的内壁以及所述第一沟槽开口内的所述第一导电材料进行氧化，形成第四氧化物层，所述第一沟槽开口内的第四氧化物层的底部呈弧形，且所述第一沟槽开口内的第四氧化物层的最低处高于所述半导体主体的表面。
11.如权利要求10所述的半导体器件沟槽结构的制作方法，其特征在于，沉积具有第一掺杂类型的第二导电材料之前，还包括：
在所述第二沟槽内的第四氧化物层上沉积第五氧化物层；
去除所述第二沟槽的底壁上的所述第五氧化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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Country Status (1)
| Country | Link |
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| CN (1) | CN117059564A (zh) |
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