CN113113423A - Soi上的深沟槽隔离和衬底连接 - Google Patents

Soi上的深沟槽隔离和衬底连接 Download PDF

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张志宏
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Abstract

一种设备包括形成于半导体层中的第一沟槽。所述第一沟槽具有第一宽度和第一深度。第二沟槽形成于所述半导体层中。所述第二沟槽具有第二宽度和第二深度。所述第一宽度比所述第二宽度宽。掩埋电介质层安置于所述半导体层的底部半导体表面与衬底之间。所述掩埋电介质层接触所述第一沟槽的第一底部表面。内衬电介质形成于所述第一沟槽的所述第一底部表面和第一侧壁上。第一层形成于所述内衬电介质上。第二层形成于所述第一层上且穿过形成于所述第一底部表面上的开口延伸到所述衬底。

Description

SOI上的深沟槽隔离和衬底连接
技术领域
本公开大体上涉及一种绝缘体上半导体(SOI)装置，且更具体地，涉及一种SOI上的深沟槽隔离和衬底连接及其制造方法。
背景技术
SOI装置中的深沟槽结构已用以提供高电压隔离且用以与SOI的衬底电接触。在一些例子中，相同沟槽已同时用于高电压隔离和与衬底接触两者。深沟槽依赖于侧壁电介质以在邻近电路块之间提供高电压隔离。
增加电介质的厚度将改善电压隔离，但要以更窄的导电插塞或更宽的沟槽为代价。减小插塞的宽度将不合需要地增加衬底连接的电阻。可替换的是，增加沟槽的宽度会增加管芯大小面积，以及由于沟槽形成期间引入的位错断层而导致的缺陷水平。
发明内容
如应了解，如所公开的实施例包括至少以下内容。在一个实施例中，一种设备包括形成于半导体层中的第一沟槽，所述第一沟槽包括第一宽度和第一深度。第二沟槽形成于所述半导体层中，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽。掩埋电介质层安置于所述半导体层的底部半导体表面与衬底之间，掩埋氧化物层接触所述第一沟槽的第一底部表面。内衬电介质形成于所述第一沟槽的所述第一底部表面和第一侧壁上。第一层形成于所述内衬电介质上。第二层形成于所述第一层上且穿过形成于所述第一底部表面上的开口延伸到所述衬底。
设备的替代实施例包括以下特征之一或所述以下特征的任何组合。所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度，所述内衬电介质形成于所述第二沟槽的第二底部表面和所述第二沟槽的第二侧壁上，并且所述第一层形成于所述第二沟槽中的所述内衬电介质上。所述第二沟槽的所述第二侧壁接触安置于所述半导体层的顶部半导体表面上的浅沟槽隔离。所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度，所述内衬电介质形成于所述第二沟槽的第二底部表面和所述第二沟槽的第二侧壁的第一部分上，所述第一层形成于所述内衬电介质上，并且所述第二层形成于所述第二侧壁的第二部分上。所述第二层接触所述第一层的侧面部分。所述第二沟槽的所述第二深度小于所述第一沟槽的所述第一深度，所述第二层形成于所述第二沟槽的第二底部表面和所述第二沟槽的所述第二侧壁上，其中所述第二底部表面通过所述半导体层与所述掩埋电介质层分离。所述第二沟槽的所述第二侧壁通过所述半导体层与所述浅沟槽隔离分离。
在另一实施例中，一种在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法包括在半导体层中形成第一沟槽，所述第一沟槽包括第一宽度和第一深度，其中浅沟槽隔离形成于所述半导体层的顶部半导体表面上，掩埋氧化物层形成于所述半导体层的底部半导体表面与衬底之间，并且所述掩埋电介质层接触所述第一沟槽的第一底部表面。第二沟槽形成于所述半导体层中，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽。在所述第一沟槽和所述第二沟槽中沉积内衬电介质。在所述内衬电介质上沉积第一层，其中所述第一层填充所述第二沟槽。从所述第一沟槽的所述第一底部表面蚀刻所述内衬电介质和所述掩埋电介质层的一部分以在所述第一底部表面上形成开口。在所述第一层上沉积第二层以通过所述开口与所述衬底形成接触。
在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法的替代实施例包括以下特征之一或所述以下特征的任何组合。各向异性地蚀刻所述第一层以暴露所述第一沟槽的所述第一底部表面上的所述内衬电介质的顶部内衬表面，其中所述第二沟槽的第二底部表面上的所述内衬电介质未被蚀刻。同时蚀刻所述第一沟槽和所述第二沟槽。去除所述第二层的表面层以暴露所述第一沟槽和所述第二沟槽中的所述第一层。所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度。所述第一沟槽和所述第二沟槽各自通过蚀刻穿过所述浅沟槽隔离而形成。图案化掩模以暴露所述第二沟槽，其中所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度；蚀刻所述第一层以使所述第二沟槽中的所述第一层凹陷到形成于所述半导体层中的掩埋导电层的深度；去除所述掩模；并且在所述第二沟槽中沉积第三层以与所述掩埋导电层形成导电接触。图案化掩模以暴露所述第二沟槽，其中所述第二沟槽的所述第二深度小于所述第一沟槽的所述第一深度，并且所述第二沟槽的第二底部表面通过所述半导体层与所述掩埋电介质层分离；蚀刻所述第一层以去除所述第二沟槽中的所述第一层；去除所述掩模；并且在所述第二沟槽中沉积第三层以与形成于所述半导体层中的所述掩埋导电层形成导电接触。所述第二层和所述第三层各自为掺杂有导电掺杂剂的多晶硅层。
在另一实施例中，一种在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法包括在半导体层中形成第一沟槽，所述第一沟槽包括第一宽度和第一深度，掩埋电介质层形成于所述半导体层的底部半导体表面与衬底之间，并且所述掩埋电介质层接触所述第一沟槽的第一底部表面。在所述半导体层中形成第二沟槽，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽，并且所述第二深度小于所述第一深度。在所述第一沟槽和所述第二沟槽中沉积内衬电介质。在所述内衬电介质上沉积未掺杂第一层，其中所述未掺杂第一层填充所述第二沟槽。从所述第一沟槽的所述第一底部表面蚀刻所述内衬电介质和所述掩埋电介质层的一部分以在所述第一底部表面上形成开口。在所述未掺杂第一层上沉积第二层以通过所述开口与所述衬底形成接触。
在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法的替代实施例包括以下特征之一或所述以下特征的任何组合。图案化掩模以暴露所述第二沟槽。蚀刻所述未掺杂第一层以去除所述第二沟槽中的所述未掺杂第一层。去除所述掩模。在所述第二沟槽中沉积第三层以与形成于所述半导体层中的掩埋层形成导电接触。浅沟槽隔离形成于所述半导体层的顶部半导体表面上，其中所述第一沟槽是通过蚀刻穿过所述浅沟槽隔离而形成的，并且所述第二沟槽是通过蚀刻穿过不包括所述浅沟槽隔离的硅区域而形成的。所述第二层和所述第三层各自为掺杂有导电掺杂剂的多晶硅层。
附图说明
本发明借助于例子示出且不受附图的限制，在附图中，类似标记指示类似元件。为了简单和清晰起见示出图中的元件，并且这些元件不一定按比例绘制。
图1到图7是根据本公开的第一示例实施例的包括深沟槽隔离和衬底连接的SOI装置的顺序制造阶段的横截面图。
图8到图13是根据本公开的第二示例实施例的包括深沟槽隔离和衬底连接的SOI装置的顺序制造阶段的横截面图。
图14到图20是根据本公开的第三示例实施例的包括深沟槽隔离和衬底连接的SOI装置的顺序制造阶段的横截面图。
图21是根据本公开的示例实施例的在SOI上制造深沟槽隔离和衬底连接的方法的流程图表示。
具体实施方式
本文中所描述的实施例实现独立优化与衬底或其它掩埋层的低电阻接触，同时实现高电压隔离。形成具有不同宽度的两个独立沟槽，对制造过程的复杂性影响最小。形成宽沟槽以准许低电阻接触，同时形成窄沟槽以用于高电压隔离，并且在一些实施例中，用于与掩埋层或阱的接触。
第一实施例：
图1示出初始制造步骤、具有不同宽度的另外两个沟槽的示例实施例10。在一个实施例中，第一(宽)沟槽12形成于外延层14中。在其它示例实施例中，外延层14是在无外延生长的情况下形成的半导体层。第一沟槽12提供与SOI衬底的接触，同时提供高电压隔离。应理解，贯穿本公开对SOI的提及可替换为绝缘体上硅，以形成包括绝缘体上半导体的那些实施例的替代实施例。第二(窄)沟槽16形成于外延层14中。第二沟槽16在一些实施例中实现高电压隔离，且在其它实施例中实现与掩埋层或阱的接触。在一些实施例中，第一沟槽12和第二沟槽16是同时形成的，而在其它实施例中，两个沟槽是依次形成的。在不需要衬底接触的SOI的实施例中，仅形成第二沟槽16。
第一沟槽12具有第一宽度22、第一深度24、第一底部表面26和第一侧壁28。第二沟槽16具有第二宽度32、第二深度34、第二底部表面36和第二侧壁38。浅沟槽隔离(STI)层40形成于顶部外延表面42上。氮化物层44形成于STI 40的顶部上。高密度等离子体(HDP)硬掩模形成于氮化物层44的顶部上。HDP硬掩模是形成于高密度等离子体中的氧化硅膜。应理解，贯穿本公开对HDP的提及可替换为用化学气相沉积(CVD)形成的氧化硅(或二氧化硅)膜，以形成替代实施例。氮化物层44和HDP硬掩模用于促进沟槽12和16的形成。
掩埋氧化物(BOX)层50位于底部外延表面52与衬底54之间。在示例实施例10中，第一沟槽12和第二沟槽16各自通过定时蚀刻形成，使得第一沟槽12的第一底部表面26和第二沟槽16的第二底部表面36都接触BOX层50。因此，在制造容差内，第一深度24等于第二深度34。在本文中所描述的各种实施例中，为了便于示出，在BOX层50上方示出外延层14。更具体地说，在各种实施例中，最靠近BOX层50的硅是由拉制的晶体形成的，且所述硅由外延硅加满。
图2示出具有图1的后续制造步骤的示例实施例60，其中内衬氧化物62形成于第一沟槽12和第二沟槽16两者中。内衬氧化物62为沟槽12和16提供电隔离。随后，如图3的示例实施例64中所示，沉积未掺杂多晶硅膜(或层)66。选择多晶硅膜的厚度以使得第二窄沟槽16被完全填满，同时仅在第一较宽沟槽12上提供内衬。应理解，贯穿本公开对未掺杂多晶硅的提及可替换为未掺杂非晶硅、轻掺杂硅或轻掺杂非晶硅，以形成替代实施例。在实施例64中，多晶硅层66是未掺杂的。在另一实施例中，多晶硅层66是掺杂的。
现在转向图4，示例实施例70示出使用各向异性反应性离子蚀刻(RIE)工艺从晶片表面蚀刻的未掺杂多晶硅层66。如图4中所示，还在第一底部表面26处从第一沟槽12的基底蚀刻未掺杂多晶硅层66。未掺杂多晶硅层66在第二沟槽16的顶部处部分凹陷。图5示出示例实施例80，其中开口82形成于第一沟槽12与衬底54之间。开口82是通过使用各向异性RIE蚀刻从第一沟槽12的第一底部表面26部分地蚀刻内衬氧化物62和BOX 50而形成的。第二沟槽16中的未掺杂多晶硅层66不通过此步骤蚀刻。图6示出示例实施例84，其中沉积掺杂多晶硅膜86以填充第一沟槽12，并且由此通过开口82与衬底54形成导电接触。图7的示例实施例88示出去除掺杂多晶硅86的表面层、内衬氧化物62和HDP硬掩模46，所述去除在充当CMP抛光停止层的氮化物层44上停止。在一个实施例中，化学机械抛光(CMP)用于去除表面层。在另一实施例中，等离子体蚀刻用于去除表面层。在一个实施例中，对示例实施例88执行后续步骤以使用蚀刻去除氮化物层44，由此在第一沟槽12中保留低电阻衬底接触并且在第二沟槽16中保留高电压隔离物。有利的是，使用相同掩模组形成具有不同宽度的至少两个沟槽，其中一个沟楷接触BOX层50下方的层，而另一形成的沟槽不穿透BOX层50。在一些示例实施例中，同时蚀刻具有不同宽度的各种沟槽。
第二实施例：
传统上，与半导体装置中的掩埋导电层形成接触需要高能量植入。使用高能量植入要求所植入物质的剂量水平有限，由此不合需要地增加了与掩埋导电层的接触电阻。在以下实施例中，高能量植入抗蚀剂掩模替换为蚀刻掩模以建立低电阻掺杂多晶硅与掩埋层或阱的连接。低电阻衬底接触和高电压隔离的优点得以维持。应理解，在其它实施例中，实现低电阻衬底连接、高电压隔离和掩埋层(或阱)连接的优点中的一个或多个。在一些实施例中，用于接触掩埋层(或阱)的沟槽的宽度与第一沟槽12或第二沟槽16的宽度不同。
在一些实施例中，通过蚀刻穿过STI层40来形成第二沟槽16。在其它实施例中，通过仅蚀刻穿过硅(或外延)层来形成第二沟槽16。然而，当仅仅穿过硅蚀刻沟槽时，第二沟槽16可能不会被向下蚀刻到BOX层50，这取决于第二沟槽16的宽度。
图8的示例实施例100示出对图6的实施例84的后续过程修改，以及图1到5中示出的前述步骤。具体地说，通过CMP或RIE蚀刻去除多晶硅86的表面层，同时将内衬氧化物62和HDP硬掩模46保留在氮化物层44上。在图8中，示出掩埋导电层102与第二沟槽16的侧壁接触。为了形成图8的实施例100，修改图1到图6中示出的处理步骤以包括掩埋导电层102。在一些实施例中，掩埋导电层102接触第二沟槽16的一个或多个侧壁表面，环绕第二沟槽16或替换为阱。
图9示出示例实施例104，其中将掺杂多晶硅的额外层添加到现有多晶硅层86。在另一实施例中，图6的掺杂多晶硅层86变薄且跳过图7中示出的过程步骤。然后，将第二HDP硬掩模106添加到多晶硅层86且使用图案化抗蚀剂层(未示出)在第二沟槽16上方打开所述第二HDP硬掩模106。图10示出示例实施例110，其中RIE蚀刻用于蚀刻穿过掺杂多晶硅86且用于使第二沟槽16内的未掺杂多晶硅层66凹陷到处于或低于掩埋导电层102的深度。图11示出示例实施例112，其中各向同性蚀刻用以去除第二沟槽16的在剩余多晶硅66上方的部分中的内衬氧化物。示例实施例112的所得结构包括被内衬氧化物62覆盖的第二侧壁38的第一部分114，以及第二侧壁38的第二部分116。
图12示出示例实施例120，其中在掺杂多晶硅层86上方沉积掺杂多晶硅层122，以填充第二沟槽16并接触掩埋导电层102。在一些实施例中，掺杂多晶硅层86和122具有相同掺杂剂类型和掺杂剂含量。在另一实施例中，掺杂多晶硅层122与掺杂多晶硅层86相比具有不同掺杂剂特性，以设计与掩埋导电层102的特定接触电阻。图13示出示例实施例124，其中通过CMP或等离子体蚀刻来去除掺杂多晶硅86和122的表面层、内衬氧化物62和HDP硬掩模46。在一个实施例中，未掺杂多晶硅层66的侧面部分126接触掺杂多晶硅层122。图13的示例实施例124实现与第一沟槽中的衬底54的低电阻接触，以及与第二沟槽16中的掩埋导电层102的低电阻(或设计电阻)接触。
在一个实施例中，对示例实施例88执行后续步骤以使用蚀刻去除氮化物层44，由此在第一沟槽12中保留低电阻衬底接触并且在第二沟槽16中保留与掩埋导电层102的接触。
第三实施例：
类似于图8到13中所描述的第二实施例，第三实施例能够实现到第二沟槽16的更深接触(例如，更靠近沟槽的底部)。在一些实施例中，由于掺杂多晶硅122与掩埋导电层102之间的接触面积增加，因此与掩埋导电层102进行更低电阻接触。应理解，在其它实施例中，实现低电阻衬底连接、高电压隔离和掩埋层(或阱)连接的优点中的一个或多个。在一些实施例中，用于接触掩埋层(或阱)的沟槽的宽度与第一沟槽12或第二沟槽16的宽度不同。
图14的示例实施例130与图1的示例实施例10的不同之处在于，STI层132并不接触第二沟槽16。示例实施例130还包括掩埋导电层102和第二沟槽16，所述第二沟槽16比第一沟槽12浅。选择第二沟槽16的第二宽度32以利用等离子体蚀刻滞后来确保第二沟槽16不会被向下蚀刻到BOX层50。通过穿过硅而非穿过STI 132来蚀刻第二沟槽16减小了第二沟槽16的蚀刻深度，因此使得第二沟槽16的第二深度34小于第一沟槽12的第一深度24。随后是如图2到6中所示的类似过程流程。
图15示出类似于图6的实施例84的示例实施例140。在示例实施例140中，掺杂多晶硅层86的厚度足以封闭第一沟槽12的顶部。图16示出示例实施例142，其中在掺杂多晶硅层86上方沉积第二HDP硬掩模46和图案化抗蚀剂层144。抗蚀剂层144的图案化用以在第二沟槽16上方打开第二HDP硬掩模46。图17示出示例实施例150，其中去除抗蚀剂层144，然后使用等离子体蚀刻在第二沟槽16上方打开掺杂多晶硅层86，并且从第二沟槽16去除所有未掺杂多晶硅66。图18示出示例实施例152，其中湿蚀刻用以去除第二HDP硬掩模106和第二沟槽16中的内衬氧化物62。
图19示出示例实施例160，其中在掺杂多晶硅层86上方沉积掺杂多晶硅层122，以填充第二沟槽16并且接触掩埋导电层102(或阱)。在一些实施例中，掺杂多晶硅层86和122具有相同掺杂剂类型和掺杂剂含量。在另一实施例中，掺杂多晶硅层122与掺杂多晶硅层86相比具有不同掺杂剂特性，以设计与掩埋导电层102的特定接触电阻。图20示出示例实施例162，其中通过CMP、RIE或CMP与RIE的组合来去除掺杂多晶硅86和122的表面层、内衬氧化物62和HDP硬掩模46。图20的示例实施例162实现与第一沟槽中的衬底54的低电阻接触，以及与第二沟槽16中的掩埋导电层102的低电阻(或设计电阻)接触。有利的是，不同深度的沟槽形成有相同的掩模。在一些示例实施例中，开口是用与不穿过BOX层50的其它开口相同的掩模组、穿过BOX层50形成的。在一些示例实施例中，同时蚀刻具有不同宽度和/或深度的各种沟槽。
图21，参考图1到7，示出根据本公开的示例实施例的在SOI上制造深沟槽隔离和衬底连接的方法170。在172，在外延层14中形成第一沟槽12。在174，在外延层14中形成第二沟槽16。第一沟槽12比第二沟槽16宽。在176，在每个沟槽中沉积内衬氧化物62。在178，在内衬氧化物62上沉积第一多晶硅层66。第二沟槽16填充有第一多晶硅层66。在180，蚀刻第一沟槽12中的内衬氧化物62和BOX50的一部分以形成到衬底54的开口82。在182，在第一多晶硅层66上沉积第二多晶硅层86以与衬底54形成接触。
虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。因此，说明书和图式应视为说明性而不是限制性意义，并且预期所有此类修改都包括在本发明的范围内。并不意图将本文中关于具体实施例所描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。
除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类元件在时间上的优先级或其它优先级。

Claims (10)

1.一种设备，其特征在于，包括：
第一沟槽，所述第一沟槽形成于半导体层中，所述第一沟槽包括第一宽度和第一深度；
第二沟槽，所述第二沟槽形成于所述半导体层中，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽；
掩埋电介质层，所述掩埋电介质层安置于所述半导体层的底部半导体表面与衬底之间，所述掩埋电介质层接触所述第一沟槽的第一底部表面；
内衬电介质，所述内衬电介质形成于所述第一沟槽的所述第一底部表面和第一侧壁上；
第一层，所述第一层形成于所述内衬电介质上；以及
第二层，所述第二层形成于所述第一层上且穿过形成于所述第一底部表面上的开口延伸到所述衬底。
2.根据权利要求1所述的设备，其特征在于，所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度，所述内衬电介质形成于所述第二沟槽的第二底部表面和所述第二沟槽的第二侧壁上，并且所述第一层形成于所述第二沟槽中的所述内衬电介质上。
3.根据权利要求1所述的设备，其特征在于，所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度，所述内衬电介质形成于所述第二沟槽的第二底部表面和所述第二沟槽的第二侧壁的第一部分上，所述第一层形成于所述内衬电介质上，并且所述第二层形成于所述第二侧壁的第二部分上。
4.根据权利要求1所述的设备，其特征在于，所述第二沟槽的所述第二深度小于所述第一沟槽的所述第一深度，所述第二层形成于所述第二沟槽的第二底部表面和所述第二沟槽的第二侧壁上，其中所述第二底部表面通过所述半导体层与所述掩埋电介质层分离。
5.一种在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法，其特征在于，包括：
在半导体层中形成第一沟槽，所述第一沟槽包括第一宽度和第一深度，其中浅沟槽隔离形成于所述半导体层的顶部半导体表面上，掩埋电介质层形成于所述半导体层的底部半导体表面与衬底之间，并且所述掩埋电介质层接触所述第一沟槽的第一底部表面；
在所述半导体层中形成第二沟槽，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽；
在所述第一沟槽和所述第二沟槽中沉积内衬电介质；
在所述内衬电介质上沉积第一层，其中所述第一层填充所述第二沟槽；
从所述第一沟槽的所述第一底部表面蚀刻所述内衬电介质和所述掩埋电介质层的一部分以在所述第一底部表面上形成开口；以及
在所述第一层上沉积第二层以通过所述开口与所述衬底形成接触。
6.根据权利要求5所述的方法，其特征在于，另外包括各向异性地蚀刻所述第一层以暴露所述第一沟槽的所述第一底部表面上的所述内衬电介质的顶部内衬表面，其中所述第二沟槽的第二底部表面上的所述内衬电介质未被蚀刻。
7.根据权利要求5所述的方法，其特征在于，另外包括：
图案化掩模以暴露所述第二沟槽，其中所述第一沟槽的所述第一深度等于所述第二沟槽的所述第二深度，
蚀刻所述第一层以使所述第二沟槽中的所述第一层凹陷到形成于所述半导体层中的掩埋导电层的深度，
去除所述掩模，以及
在所述第二沟槽中沉积第三层以与所述掩埋导电层形成导电接触。
8.根据权利要求5所述的方法，其特征在于，另外包括：
图案化形成的掩模以暴露所述第二沟槽，其中所述第二沟槽的所述第二深度小于所述第一沟槽的所述第一深度，并且所述第二沟槽的第二底部表面通过所述半导体层与所述掩埋电介质层分离，
蚀刻所述第一层以去除所述第二沟槽中的所述第一层，
去除所述掩模，以及
在所述第二沟槽中沉积第三层以与形成于所述半导体层中的所述掩埋导电层形成导电接触。
9.一种在绝缘体上半导体上制造深沟槽隔离和衬底连接的方法，其特征在于，包括：
在半导体层中形成第一沟槽，所述第一沟槽包括第一宽度和第一深度，掩埋电介质层形成于所述半导体层的底部半导体表面与衬底之间，并且所述掩埋电介质层接触所述第一沟槽的第一底部表面；
在所述半导体层中形成第二沟槽，所述第二沟槽包括第二宽度和第二深度，其中所述第一宽度比所述第二宽度宽，并且所述第二深度小于所述第一深度；
在所述第一沟槽和所述第二沟槽中沉积内衬电介质；
在所述内衬电介质上沉积未掺杂第一层，其中所述未掺杂第一层填充所述第二沟槽；
从所述第一沟槽的所述第一底部表面蚀刻所述内衬电介质和所述掩埋电介质层的一部分以在所述第一底部表面上形成开口；以及
在所述未掺杂第一层上沉积第二层以通过所述开口与所述衬底形成接触。
10.根据权利要求9所述的方法，其特征在于，另外包括：
图案化掩模以暴露所述第二沟槽；
蚀刻所述未掺杂第一层以去除所述第二沟槽中的所述未掺杂第一层；
去除所述掩模；以及
在所述第二沟槽中沉积第三层以与形成于所述半导体层中的掩埋导电层形成导电接触。
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