DE102005010944B4 - Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen - Google Patents
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Abstract
Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes gemeinsam mit der Herstellung eines Isolationsgrabens in einer SOI-Scheibe für integrierte Schaltungen mit hochsperrenden Bauelementen, wobei zu Beginn des Prozesses zwei Gräben unterschiedlicher Breite, ein schmalerer für den Isolationsgraben (8) und ein breiterer für den Trägerscheibenkontakt (9) mittels einer Maskierungsschicht aus SiO2 (7), die eine größere Dicke hat, als die vergrabene isolierende Oxidschicht (2), bis auf die vergrabene isolierende Oxidschicht (2) geätzt werden, wonach zunächst eine Isolationsoxidschicht (10) und danach eine Polysiliziumschicht (11) abgeschieden werden, so dass mit der Polysiliziumschicht (11) der schmale Graben (18) voll gefüllt wird und im breiten Graben (9) nur die Grabenseitenwände und der Boden ausgekleidet werden und folgend mit einem Polysiliziumätzschritt das Polysilizium (11) an der Oberfläche und am Grabenboden im breiten Graben (9) entfernt wird, so dass im breiteren Graben (9) an den Seitenwänden ein Polysiliziumspacer (12) bestehen bleibt und dabei durch eine gezielte Einstellung der Polysiliziumätzung erreicht...
Description
- Die Erfindung betrifft ein Verfahren der gleichzeitigen Herstellung von Trägerscheibenkontakten und Isolationsgräben von integrierten Schaltungen mit Hochspannungsbauelementen für dicke aktive Siliziumschichten mit Dicken gleich oder größer als 50 μm auf der Basis der SOI-Technologie und die entsprechende Grabenstrukturierung.
- In SOI-Scheiben stellt sich das Problem, dass die Trägerscheibe („Handlewafer”) elektrisch isoliert ist. Um diese Trägerscheibe auf ein festes elektrisches Potential legen zu können ist ein elektrischer Kontakt wünschenswert. Dies kann manchmal von der Scheibenrückseite aus erfolgen. Es kann aber auch nötig oder vorteilhaft sein, den Kontakt von der Vorderseite aus realisieren zu müssen. Dieser Kontakt zur Trägerscheibe erlaubt dann das Anlegen eines definierten elektrischen Potentials an die Trägerscheibe. Ohne diesen Kontakt „floated” die Trägerscheibe d. h. sie kann auf schwankendem elektrischen Potential liegen und dadurch die elektrische Funktion der integrierten Schaltungen auf der Oberseite der Aktivscheibe negativ beeinflussen („floating body effect”). Um den Vorteil der dielektrischen Isolation der SOI-Scheibe ausnützen zu können, v. a. für integrierte Smart Power Schaltkreise bei denen unterschiedliche Teile des Schaltkreises auf z. T. stark unterschiedlichen Potentialen liegen (z. B. Masse und 600 V), werden aber auch Isolationsstrukturen benötigt, die unterschiedliche Bereiche des Schaltkreises voneinander elektrisch isolieren. Dabei kommt häufig eine Grabenisolation zum Einsatz, v. a. bei Technologien die SOI-Scheiben mit dicken (z. B. 50 μm) aktiven Siliziumschichten verwenden.
- In der Patentschrift
US 5,314,841 A ist eine Methode zur Herstellung eines Trägerscheibenkontaktes beschrieben, bei der ein Graben durch die aktive Scheibe und durch das vergrabene Oxid geätzt wird. Die geöffnete Fläche in der Trägerscheibe wird bei der Source/Drain-Implantation aufdotiert und durch die normale Metallisierung kontaktiert. - Eine ähnliche Struktur wird in der Patentschrift
US 5,945,712 A beschrieben: Das dünne aktive Silizium und das vergrabene Oxid (als Isolationsschicht bezeichnet) wird durchgeätzt und bei der normalen IC-Metallisierung mit kontaktiert. - Ähnlich wird auch in der in
US 6,300,666 B1 vorgegangen. Auch dort wird das dünne aktive Silizium und das vergrabene Oxid durchgeätzt, das freigelegte Gebiet im Trägerwafer wird durch eine Implantation aufdotiert. Durch die normale IC-Metallisierung wird die Trägerscheibe mittels der normalen Silicidierung/Metallisierung elektrisch angeschlossen. - In Patentschrift
US 6,794,716 B2 wird ebenfalls ein Verfahren bzw. eine Struktur beschrieben, bei dem ein Graben, welcher bis unter das vergrabene Oxid reicht, mit „Metall” und Wolfram aufgefüllt wird und auf diese Weise eine Kontaktregion im Trägerwafer mit einem Teil der aktiven Schicht („Body” eines Transistors) leitend verbindet. - Nachteil dieser Lösungen ist, dass sie nur bei sehr flachen Isolationsgräben („Shallow trench isolation” in Dünnschicht-SOI-Techniken) angewandt werden können. Bei Tiefen:Breiten Verhältnissen von 10:1 und größer kann auf diese Art keine Kontaktierung der Trägerscheibe erreicht werden. Nachteilig bei den bislang beschriebenen Strukturen und Methoden ist auch die Metallisierung im Graben, dadurch sind keine weiteren Hochtemperaturprozesse oberhalb 400°C möglich. Der wesentliche Punkt ist jedoch, dass mit diesen Strukturen und Methoden eine gleichzeitige Herstellung einer Grabenisolation und eines Kontaktes zur Trägerscheibe nicht möglich ist.
- In der Patentschrift
US 6,521,947 B1 wird eine den bisher genannten prinzipiell ähnliche Methode verwendet. Anstelle von Metall wird dort Polysilizium als Kontaktierungsmaterial verwendet. - In der Patentschrift
US 6,649,964 B2 wird folgendes Verfahren beschrieben: In eine SOI-Scheibe werden Gräben mit unterschiedlicher Breite geätzt. Die Gräben sind dabei tiefer als das vergrabene Oxid und „durchstoßen” dieses gewissermaßen. Anschließend wird eine Halbleiterschicht, Polysilizium oder amorphes Silizium, abgeschieden und durch eine schräge Implantation dotiert. Durch eine anisotrope Ätzung wird ein sog. Spacer aus dotiertem Silizium an der Grabenseitenwand erzeugt, der von der Oberfläche der SOI-Scheibe bis in den Trägerwafer reicht. In einigen Gräben wird danach eine Metallisierung eingebracht und strukturiert d. h. es ist neben der Strukturierung der Gräben mindestens eine weitere Fotolackmaske nötig. Mittels einer Abscheidung von Siliziumdioxid werden die Gräben verfüllt und mittels eines CMP-Prozesses (chemisch-mechanische Politur) wird die Scheibe eingeebnet. - Dieses Verfahren hat die folgenden Nachteile: Es werden mindestens zwei Strukturierungsschritte benötigt. Aufgrund der durchgeführten Metallisierung können im Anschluss an dieses Verfahren keine Hochtemperaturprozesse durchgeführt werden. Durch den dotierten Spacer ist die Trägerscheibe dauernd leitend mit der Aktivscheibe verbunden. Eine von der aktiven Siliziumscheibe isolierte Kontaktierung der Trägerscheibe ist damit nicht möglich. In der beschriebenen Struktur sind alle Gebiete der aktiven Schicht mit der Trägerscheibe verbunden und damit kurzgeschlossen.
- In der Patentschrift
US 6,521,947 B1 werden Strukturen bzw. ein Verfahren beschrieben, bei dem zunächst flache Isolationsgräben („Shallow Trench Isolation”) geätzt werden. Als Resultat entstehen mit Nitrid abgedeckte Siliziuminseln. Anschließend wird eine Oxidschicht abgeschieden. In Gebieten abseits der Siliziuminseln wird durch eine reine Oxidätzung ein Graben erzeugt, der durch die abgeschiedene Oxidschicht und durch das vergrabene Oxid der SOI-Scheibe reicht. Der durch das Oxid reichende und auf dem Substrat endende Graben wird danach mit Polysilizium verfüllt. Auf diese Weise ist eine Struktur erzeugt worden, bei der sowohl Isolationsgräben als auch Kontakte zur Trägerscheibe enthalten sind. Diese Struktur hat jedoch den Nachteil, dass zur Erzeugung derselben ein Verfahren angewendet muss, bei dem für den Isolationsgraben und den Kontakt zwei unterschiedliche Strukturierungen und zwei unterschiedliche Ätzschritte verwendet werden müssen. Dies bedeutet einerseits Aufwand, zum anderen bedeutet dies aber, dass diese Struktur in dieser Form nicht für tiefe Isolationsgräben, typische Tiefe 50 μm, angewendet werden kann. - In der OS
DE 37 15232 A1 wird ein Verfahren offenbart, bei dem die Substratkontaktierung über in die Transistorstruktur eingebrachte, bis ins Substrat sich erstreckende unterschiedlich breite Gräben erfolgt, bei dem die beiden Gräben mit Oxid gefüllt werden, so dass die Spacer an den Seitenwänden aus Oxid bestehen. - Zweck der Erfindung ist es, ein Verfahren anzugeben, mit dem solche Strukturen hergestellt werden können, die sowohl eine Grabenisolation als auch eine Trägerscheibenkontaktierung von SOI-Scheiben mit dicken (≅ 50 μm) ermöglichen und die mit wenigen Prozessschritten deutlich einfacher herstellbar sind.
- Der Erfindung liegt die Aufgabe zugrunde eine Verfahrensweise zur Herstellung von Grabenstrukturen anzugeben, die sowohl als eine Grabenisolation als auch als eine Trägerscheibenkontaktierung für 50 μm dicke und dickere aktive Siliziumschichten von SOI-Scheiben mit integrierten Hochspannungsbauelementen verwendet werden können und die mit den gleichen Prozessschritten d. h. mit geringem Aufwand hergestellt werden können.
- Gelöst wird die Aufgabe mit den im kennzeichnenden Teil der Ansprüche 1 und 6 angegebenen Merkmalen.
- Die Gegenstände der Ansprüche 1 und 6 weisen die Vorteile auf, dass mit den gleichen Prozessschritten sowohl ein Isolationsgraben zur Isolation gegen hohe Spannungen als auch ein Kontaktgraben zur Trägerscheibe erzeugt wird. Durch die gemeinsame Herstellung einer dielektrischen Grabenisolation und eines elektrischen Kontaktes zur Trägerscheibe der SOI-Anordnung wird die Anzahl der Prozeßschritte verringert und damit eine positive Auswirkung auf Zuverlässigkeit und Ausbeute von Schaltungen erhöht und nebenbei werden Kosten eingespart.
- Vorteilhafte Ausgestaltungen des Gegenstandes der Ansprüche 1 und 6 sind in den Unteransprüchen angegeben.
- Die Erfindung wird nun anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnung erläutert. Es zeigen
-
1 schematisch in Schnittdarstellung einen Isoliergraben in einer SOI-Schichtanordnung, der dem Stand der Technik entspricht, -
2 bis9 schematisch in Schnittdarstellung wesentliche Schritte der Herstellung der erfindungsgemäßen Grabenstruktur in einer SOI-Schichtanordnung. - Ausgangsmaterial ist in
1 eine SOI-Scheibe bei der die Trägerscheibe (1 ) von der aktiven Siliziumschicht (3 ) durch ein vergrabenes Oxid (2 ) elektrisch isoliert ist. Der Isolationsgraben (6 ) besteht aus einer isolierenden Schicht (4 ), z. B. Siliziumdioxid an den Seitenwänden des Grabens und einer Verfüllschicht (5 ), die z. B. Polysilizium sein kann. Bei der erfinderischen Lösung wird ebenfalls von einer SOI-Scheibe, bestehend aus der Trägerscheibe (1 ), dem vergrabenen Isolator (2 ) und der aktiven Siliziumschicht oder -scheibe (3 ) ausgegangen und auf der aktiven Siliziumschicht (3 ) eine Maskierungsoxidschicht (7 ) erzeugt und strukturiert, siehe2 . Die Maskierungsoxidschicht (7 ) hat eine Dicke, die größer ist als die Dicke des vergrabenen Oxids (2 ). Mit Hilfe der Maskierungsoxidschicht (7 ) werden Gräben (8 ) und (9 ) mit unterschiedlicher Breite bis auf das vergrabene Oxid (2 ) geätzt, siehe3 . Es wird eine Grabenisolationsschicht10 abgeschieden. In4 soll diese Grabenisolationsschicht (10 ) eine CVD-Oxid-Schicht sein. Prinzipiell wäre aber auch eine thermische Oxidation möglich. Mit der Abscheidung einer Polysiliziumschicht (11 ) wird der schmale Graben (18 ) ausgefüllt, der breite Graben (9 ) wird nur an der Grabenseitenwand ausgekleidet, d. h. nicht komplett verfüllt, wie das in5 dargestellt ist. In6 ist die Struktur nach einem Polysiliziumätzschritt gezeigt. Das Polysilizium (11 ) wird an der Oberfläche und am Grabenboden im breiten Graben (9 ) entfernt. Der schmale Graben (8 ) ist weiterhin mit Polysilizium verfüllt. Im breiteren Graben (9 ) bleibt an der Seitenwand ein Polysiliziumspacer (12 ) stehen. Durch eine gezielte Einstellung der Polysiliziumätzung kann erreicht werden, dass der Polysiliziumspacer (12 ) ein gewünschte Höhe hat.7 zeigt die Struktur nach einer Oxidätzung, vorzugsweise mittels einer plasmachemischen Ätzung ausgeführt, bei der das vergrabene Oxid (2 ) und die Isolieroxidschicht (10 ) am Boden des breiteren Grabens (9 ) durchgeätzt werden. Dabei wird auch ein Teil des Oxids von der Oberfläche entfernt. Da die Maskierungsschicht (7 ) eine größere Dicke hatte als das vergrabene Oxid (2 ), bleibt auf der Oberfläche eine Restoxidschicht (13 ) stehen. Der schmalere Isolationsgraben (18 ) auf der linken Seite in7 bleibt komplett ausgefüllt. Anschließend wird durch die Abscheidung einer zweiten Verfüllschicht (14 ) mit einer entsprechenden elektrischen Leitfähigkeit auch der breitere Isolationsgraben (19 ) verfüllt, siehe8 und mit CMP (chemisch mechanische Politur) planarisiert, siehe9 . Durch die elektrisch leitende zweite Verfüllschicht (19 ) kann nun die Trägerscheibe (1 ) von der Oberfläche aus elektrisch kontaktiert werden. -
- 1
- Trägerscheibe der SOI-Scheibe, „Handlewafer”
- 2
- Vergrabene isolierende Schicht z. B. SiO2 „Buried Oxide”
- 3
- aktive Siliziumschicht „Devicewafer”
- 4
- isolierende Schicht z. B. SiO2
- 5
- u. U. leitende Füllschicht z. B. Polysilizium
- 6
- Isolationsgraben („Trench”)
- 7
- Maskierungsschicht aus SiO2
- 8
- Isolationsgraben mit geringer Breite
- 9
- Graben mit größerer Breite
- 10
- Isolationsoxid
- 11
- erste Verfüllschicht
- 12
- zurückgeätzte Verfüllschicht im breiteren Graben
- 13
- zurückgeätzte Maskierungsoxidschicht
(
7 ) - 14
- zweite leitende Verfüllschicht
- 18
- schmaler Isolationsgraben, verfüllt
- 19
- breiter Graben, verfüllt
Claims (10)
- Verfahren zur Herstellung eines elektrischen Trägerscheibenkontaktes gemeinsam mit der Herstellung eines Isolationsgrabens in einer SOI-Scheibe für integrierte Schaltungen mit hochsperrenden Bauelementen, wobei zu Beginn des Prozesses zwei Gräben unterschiedlicher Breite, ein schmalerer für den Isolationsgraben (
8 ) und ein breiterer für den Trägerscheibenkontakt (9 ) mittels einer Maskierungsschicht aus SiO2 (7 ), die eine größere Dicke hat, als die vergrabene isolierende Oxidschicht (2 ), bis auf die vergrabene isolierende Oxidschicht (2 ) geätzt werden, wonach zunächst eine Isolationsoxidschicht (10 ) und danach eine Polysiliziumschicht (11 ) abgeschieden werden, so dass mit der Polysiliziumschicht (11 ) der schmale Graben (18 ) voll gefüllt wird und im breiten Graben (9 ) nur die Grabenseitenwände und der Boden ausgekleidet werden und folgend mit einem Polysiliziumätzschritt das Polysilizium (11 ) an der Oberfläche und am Grabenboden im breiten Graben (9 ) entfernt wird, so dass im breiteren Graben (9 ) an den Seitenwänden ein Polysiliziumspacer (12 ) bestehen bleibt und dabei durch eine gezielte Einstellung der Polysiliziumätzung erreicht wird, dass der Polysiliziumspacer (12 ) ein gewünschte Höhe hat, und nachfolgend die Isolationsoxidschicht (10 ) und das vergrabene Oxid (2 ) am Boden des breiteren Grabens (9 ) weggeätzt werden und dabei ein Teil des Oxids von der Oberfläche entfernt wird, so dass eine Restoxidschicht (13 ) auf der Oberfläche stehen bleibt und anschließend durch die Abscheidung einer zweiten Verfüllschicht (14 ) mit einer entsprechenden elektrischen Leitfähigkeit auch der breitere Isolationsgraben (19 ) verfüllt wird, wonach die Oberfläche planarisiert wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Tiefe der Gräben ≥ 50 μm beträgt.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Isolieroxidschicht (
10 ) und das vergrabene Oxid (2 ) am Boden des breiteren Grabens (9 ) mittels einer plasmachemischen Ätzung weggeätzt werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Polysiliziumschicht (
11 ) elektrisch leitend ist. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Polysiliziumschicht aus elektrisch leitenden und elektrisch nichtleitenden Schichtanteilen zusammensetzt wird.
- Integrierte Schaltungen mit hochsperrenden Bauelementen auf SOI-Scheiben, gekennzeichnet durch zwei unterschiedliche Grabenarten, die mit denselben Verfahrensschritten hergestellt sind und unterschiedliche Breiten aufweisen, wobei ein schmalerer den Isolationsgraben (
18 ) und ein breiterer den Trägerscheibenkontakt (19 ) bildet, beide mit einer Isolationsoxidschicht (10 ) gleicher Dicke und Herstellungsart an den Wänden ausgekleidet sind und der Isolationsgraben (18 ) mit Polysilizium (11 ) voll gefüllt ist, während das gleiche Polysilizium abgedünnt als Zischenschicht an den Seitenwänden des Trägerscheibenkontaktgrabens (19 ) vorliegt und die Isolationsoxidschicht (10 ) und die vergrabene Oxidschicht (2 ) am Boden des Trägerscheibenkontaktgrabens (19 ) eine Durchbrechung zur Trägerscheibe (1 ) aufweisen und der breite Graben (19 ) mit einer elektrisch leitenden Polysiliziumschicht (14 ), die durch die vergrabene isolierende Schicht (2 ) hindurchreicht und die Trägerscheibe (1 ) kontaktiert im zentralen Bereich voll gefüllt ist und alle in den Gräben vorhandenen Schichten an einer planaren Oberfläche enden. - Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass das Breitenverhältnis des schmalen Grabens zum breiten Graben im Bereich 1:1,5 bis 1:3 liegt.
- Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Tiefe der Gräben ≥ 50 μm beträgt.
- Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Polysiliziumschicht (
11 ) elektrisch leitend ist. - Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Polysiliziumschicht aus elektrisch leitenden und elektrisch nichtleitenden Schichtanteilen zusammensetzt wird.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005010944A DE102005010944B4 (de) | 2005-03-10 | 2005-03-10 | Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen |
JP2008500044A JP2008533705A (ja) | 2005-03-10 | 2006-03-10 | 高電圧コンポーネントを備えた、トレンチ絶縁されたsoi集積回路へのキャリア基板コンタクトの作製 |
KR1020077022979A KR20070118626A (ko) | 2005-03-10 | 2006-03-10 | 고전압 요소를 갖는 트렌치 절연 집적 soi 회로에서의캐리어 웨이퍼 콘택 형성방법 |
US11/908,269 US8053897B2 (en) | 2005-03-10 | 2006-03-10 | Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components |
EP06722586A EP1859480A1 (de) | 2005-03-10 | 2006-03-10 | Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen |
PCT/DE2006/000429 WO2006094495A1 (de) | 2005-03-10 | 2006-03-10 | Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005010944A DE102005010944B4 (de) | 2005-03-10 | 2005-03-10 | Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005010944A1 DE102005010944A1 (de) | 2006-09-14 |
DE102005010944B4 true DE102005010944B4 (de) | 2009-09-10 |
Family
ID=36731250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005010944A Expired - Fee Related DE102005010944B4 (de) | 2005-03-10 | 2005-03-10 | Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen |
Country Status (6)
Country | Link |
---|---|
US (1) | US8053897B2 (de) |
EP (1) | EP1859480A1 (de) |
JP (1) | JP2008533705A (de) |
KR (1) | KR20070118626A (de) |
DE (1) | DE102005010944B4 (de) |
WO (1) | WO2006094495A1 (de) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9368428B2 (en) * | 2004-06-30 | 2016-06-14 | Cree, Inc. | Dielectric wafer level bonding with conductive feed-throughs for electrical connection and thermal management |
US7723204B2 (en) * | 2006-03-27 | 2010-05-25 | Freescale Semiconductor, Inc. | Semiconductor device with a multi-plate isolation structure |
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- 2006-03-10 WO PCT/DE2006/000429 patent/WO2006094495A1/de active Application Filing
- 2006-03-10 KR KR1020077022979A patent/KR20070118626A/ko not_active Application Discontinuation
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EP1859480A1 (de) | 2007-11-28 |
WO2006094495A1 (de) | 2006-09-14 |
JP2008533705A (ja) | 2008-08-21 |
US8053897B2 (en) | 2011-11-08 |
US20080283960A1 (en) | 2008-11-20 |
DE102005010944A1 (de) | 2006-09-14 |
KR20070118626A (ko) | 2007-12-17 |
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