KR20050070674A

KR20050070674A - 반도체 소자 제조 방법

Info

Publication number: KR20050070674A
Application number: KR1020030100492A
Authority: KR
Inventors: 최치홍
Original assignee: 동부아남반도체 주식회사
Priority date: 2003-12-30
Filing date: 2003-12-30
Publication date: 2005-07-07
Also published as: US7265026B2; KR100561514B1; US20050142800A1

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 실리콘 기판에 패드 산화막과 패드 질화막을 증착하는 공정과; 상기 소자 분리 영역에 트랜치를 형성하는 공정과; 상기 질화막이 전면에 노출된 상태에서 해당 질화막에 대하여 에칭하는 공정과; 상기 에칭한 부분과 트랜치에 대하여 색 산화 처리(SAC Oxidation)를 하여 트랜치 상단 코너 부분에 코너 라운딩을 형성하는 공정과; 상기 색 산화 처리된 트랜치를 산화물로 매립한후 평탄화 하는 공정을 포함하여 이루어 진다.

본 발명은 패드 TEOS막 형성 공정과 CED 공정을 진행하지 않아도 되어 종래 기술에 비하여 공정을 단순화하고, STI 영역을 매립 및 평탄화한 후 완전히 홈이 형성되지 않는 STI 구조를 가짐과 아울러 충분한 코너 라운딩으로 STI 엣지부의 스트레스를 제거할 수 있으며 이에 의해 누설전류의 원인을 제거하게 되므로 RNWE 특성을 향상시키고 수율을 증가시키게 된다.

Description

반도체 소자 제조 방법{Semiconductor Making Method}

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 얇은 트렌치 소자분리 (Shallow Trench Isolation; 이하 'STI'라 칭함) 구조를 형성함에 있어서 패드 산화막 및 패드 질화막을 증착한후 트랜치를 형성하고 패드 질화막을 에칭하고 색 산화 처리(SAC Oxidation)를 실시하여 충분한 패드 산화막 및 질화막 언더 커트(under cut) 영역을 확보하여 충분한 코너 라운딩을 얻어서 홈(divot)이 없는 STI 구조를 형성함으로써 STI 엣지부에서의 RNWE(Reverse Narrow Width Effect) 특성을 향상시키도록 하는 반도체 소자 제조 방법에 관한 것이다.

일반적으로 반도체 소자에서 STI는 소자 사이를 전기적으로 절연하는 역할을 수행하는데, 반도체 기판을 식각하고 절연물질을 채워 소자를 분리시키는 방식으로 소자 사이를 절연한다.

종래에는 STI를 형성하는 경우에 도1a 내지 도1f에 도시된 순서로 공정을 진행하여 형성하였다. 먼저, 도 1a에 도시된 바와 같이 실리콘 기판(1)상에 패드 산화막(2)을 증착하고, 해당 패드 산화막(2)상에 패드 질화막(3)을 증착하고, 해당 패드 질화막(3)상에 TEOS막(4)을 증착한 후, ISO 마스크를 이용하여 도1b와 같이 트랜치를 형성한다. 그리고, 도1c에 도시된 바와 같이 패드 산화막(2)에 대해 CDE(Chemical Dry Etch)를 실시하여 언더 커트(under cut)를 형성하고 풀 백(pull back) 기법에 의해 에칭을 시행하고, 트랜치 벽에 대해 색 산화 처리를 실시하여 실리콘 기판(1)의 식각 손상을 보상한 다음 산화막(5)를 형성한다.

또한, 도1d에 도시된 바와 같이 트랜치에 산화막(6)을 매립하여 채우고, 평탄화를 위한 CMP(Chemical Mechanical Polishing) 공정을 진행한 다음 STI 영역(6)의 높이를 낮추기 위하여 습식 세정을 실시한다. 이와 같이 습식 세정을 실시한 후 트랜치 측벽의 한쪽 부분은 도1e에 도시된 바와 같은 형태를 갖는데, 실리콘 기판(1)의 상부 코너 부분(8)에는 작은 반경의 라운딩 코너가 형성되고, STI 영역(6)에는 홈(7; Divot)가 형성되어 있는 형태를 갖는다. 그리고, 산화막(2) 및 STI 영역(6)상에 게이트 폴리 실리콘막(10)을 형성하면 트랜치 측벽의 한쪽 부분은 도 1f에 도시된 바와 같은 형태의 구조를 갖는다.

이상과 같은 종래의 기술에서는 패드 산화막(2), 패드 질화막(3) 및 TEOS막(4)을 사용하며 패드 산화막에 대해 CDE를 실시하고 풀백 기법에 의해 패드 질화막(3)을 에칭하여 TEOS막(4) 하부에 언더 커트를 형성하여 색 산화 처리를 통해 트랜치 측벽 코너를 라운딩화 하고 있지만 충분한 언더 커트를 얻을 수 없고 코너 라운딩을 크게 하기 위해서 많은 양의 언더 커트를 형성하는 경우 후속 산화막 매립 공정에서 보이드(Void)가 발생되고 해당 보이드는 매립된 산화물을 평탄화하는 경우 충격으로 TEOS막을 파괴시켜 미세 먼지(particle)가 발생되어 소자 특성에 치명적 영향을 주고, STI 영역(6)의 경계면 부근에 홈(7)이 형성되어 RNWE(Reverse Narrow Width Effect) 현상이 발생하여 소자의 특성 저하 및 수율을 저하시키는 문제점이 있다.

본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 그 목적은 STI 구조를 형성함에 있어서 패드 산화막 및 질화막을 증착한후 트랜치를 형성하고 질화막을 에칭하고 색 산화 처리(SAC Oxidation)를 실시하여 충분한 패드 산화막 및 질화막 언더 커트(under cut) 영역을 확보하여 충분한 코너 라운딩을 얻어서 홈(divot)이 없는 STI 구조를 형성함으로써 STI 엣지부에서의 RNWE 특성을 향상시키도록 하는 반도체 소자 제조 방법을 제공하는데 있다.

이상과 같은 목적을 달성하기 위한 본 발명은, STI(Shallow Trench Isolation)를 형성하기 위한 반도체 소자 제조 방법에 있어서, 실리콘 기판에 패드 산화막과 패드 질화막을 증착하는 공정과; 상기 소자 분리 영역에 트랜치를 형성하는 공정과; 상기 질화막이 전면에 노출된 상태에서 해당 질화막에 대하여 에칭하는 공정과; 상기 에칭한 부분과 트랜치에 대하여 색 산화 처리(SAC Oxidation)를 하여 트랜치 상단 코너 부분에 코너 라운딩을 형성하는 공정과; 상기 색 산화 처리된 트랜치를 산화물로 매립한후 평탄화하는 공정을 포함하는 것을 특징으로 한다.

그리고, 상기 전면에 노출된 질화막을 100∼200℃의 H₃PO₄ 용액에서 에칭하는 것을 특징으로 한다.

또한, 상기 에칭을 하는 경우에 200∼500Å 만큼 언더 커트되도록 에칭하는 것을 특징으로 한다.

한편, 상기 코너 라운딩의 반경은 패드 산화막과 패드 질화막의 에칭에 의해 언더 커트된 영역에 따라서 조절되는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명에서는 STI 구조를 형성하는 경우에 도2a 내지 도2f에 도시된 순서로 공정을 진행하여 형성한다. 먼저, 도2a에 도시된 바와 같이 실리콘 기판(21)상에 패드 산화막(22)을 형성하고, 해당 패드 산화막(22)상에 패드 질화막(23)을 형성한다. 그리고, ISO 마스크를 이용하여 도2b와 같이 트랜치(24)를 형성한다. 그리고, 도2c에 도시된 바와 같이 패드 질화막(23)에 대해 100∼200℃의 H₃PO₄ 용액에서 에칭을 실시한 후, 색 산화 처리(SAC Oxidation)을 실시하여 산화막(26)을 형성함으로써 패드 산화막(22)과 질화막(23)에 대하여 200∼500Å의 충분한 언더 컷(under Cut) 영역(25)을 얻을 수 있다.

또한, 도2d와 같이 트랜치에 산화물(28)을 매립하고 평탄화한 후 트랜치 측벽의 한쪽 부분은 도2e에 도시된 바와 같은 형태를 갖는데, 실리콘 기판(21)의 상부 코너 부분(32)에는 큰 반경의 라운딩 코너가 형성되고, STI 영역(28)에는 홈(Divot)이 형성되어 있지 않은 형태를 갖는다. 그리고, 산화막(22) 및 STI 영역(28)상에 게이트 폴리 실리콘막(33)을 형성하면 트랜치 측벽의 한쪽 부분은 도2f에 도시된 바와 같은 형태의 구조를 갖는다. 한편, 상부 코너 부분(32)에 형성된 라운팅의 반경은 패드 산화막(22)과 패드 질화막(23)의 에칭에 의해 언더 커트된 영역에 따라서 조절된다.

즉, 본 발명에서는 패드 산화막(22)과 질화막(23)에 대하여 언더 커트를 시행함에 의해 STI 영역의 상부 코너에 큰 반경의 라운딩 형상을 형성함과 아울러 홈을 제거하여서 게이트 폴리 실리콘막 주변의 전계를 줄임으로써 트랜지스터 폭에 따른 RNWE 특성을 개선하는데, 도3에 도시된 바와 같이 종래에 비교하여 양호하게 개선됨을 확인할 수 있다.

이상에서는, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.

상술한 바와 같이, 본 발명은 패드 TEOS막 형성 공정과 CED 공정을 진행하지 않아도 되어 종래 기술에 비하여 공정을 단순화하는 효과가 있다.

또한, 본 발명은 STI 영역을 매립 및 평탄화한 후 완전히 홈이 형성되지 않는 STI 구조를 가짐과 아울러 충분한 코너 라운딩으로 STI 엣지부의 스트레스를 제거할 수 있으며, 이에 의해 누설전류의 원인을 제거하게 되므로, RNWE 특성을 향상시키고 수율을 증가시키게 된다.

도1a 내지 도1f는 종래의 반도체 소자 제조 방법을 도시한 도.

도2a 내지 도2f는 본 발명에 따른 반도체 소자 제조 방법을 도시한 도.

도3은 RNWE(Reverse Narrow Width Effect) 특성을 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명 *

21; 실리콘 기판

22; 패드 산화막

23; 패드 질화막

26; 산화막

28; 산화물

33; 게이트 폴리 실리콘막

Claims

STI(Shallow Trench Isolation)를 형성하기 위한 반도체 소자 제조 방법에 있어서,

실리콘 기판에 패드 산화막과 패드 질화막을 증착하는 공정과;

상기 소자 분리 영역에 트랜치를 형성하는 공정과;

상기 질화막이 전면에 노출된 상태에서 해당 질화막에 대하여 에칭하는 공정과;

상기 에칭한 부분과 트랜치에 대하여 색 산화 처리(SAC Oxidation)를 하여 트랜치 상단 코너 부분에 코너 라운딩을 형성하는 공정과;

상기 색 산화 처리된 트랜치를 산화물로 매립한후 평탄화하는 공정을 포함하는 특징으로 하는 반도체 소자 제조 방법.
제1항에 있어서,

상기 전면에 노출된 질화막을 100∼200℃의 H₃PO₄ 용액에서 에칭하는 것을 특징으로 하는 반도체 소자 제조 방법.
제1항 또는 제2항에 있어서,

상기 에칭을 하는 경우에 200∼500Å 만큼 언더 커트되도록 에칭하는 것을 특징으로 하는 반도체 소자 제조 방법.
제1항에 있어서,

상기 코너 라운딩의 반경은 패드 산화막과 패드 질화막의 에칭에 의해 언더 커트된 영역에 따라서 조절되는 것을 특징으로 하는 반도체 소자 제조 방법.