KR20060008596A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 상에 패드 산화막 및 질화막을 형성하고, 질화막 상에 소자 분리 마스크 패턴을 형성한 후 이를 식각 장벽으로 한 식각 공정으로 반도체 기판에 트렌치를 형성하고, 소자 분리용 절연막을 증착하기 전에 핫 인산 용액으로 질화막을 부분 습식 식각하여 트렌치의 상부 모서리 부분을 노출 시키고, 핫 SC-1 용액으로 트렌치 표면을 습식 식각하고, 이후 트렌치 내에 절연물을 채워 소자 분리막을 형성하므로, 질화막 부분 습식 식각 및 트렌치 표면 습식 식각으로 트렌치 상부 모서리의 라운딩 특성을 향상시켜 주어 소자 분리막의 모트 현상을 방지할 수 있다.
트렌치형 소자 분리막, 모트, 험프, 누설전류, INWE
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 패드 산화막
13, 23: 질화막 14, 24: 소자 분리 마스크 패턴
15, 25: 트렌치 16, 26: 트렌치 월 산화막
17. 27: 소자 분리막 18, 28: 게이트 산화막
19, 29: 게이트 전도막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 쉘로우 트렌치 아이소레이션(shallow trench isolation; STI) 공정으로 소자 분리막을 형성할 때 발생되는 모트(moat) 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 공정, PBL(Poly Buffered LOCOS) 공정 및 STI(Shallow Trench Isolation) 공정 등으로 형성시키고 있다.
LOCOS 공정이나 PBL 공정은 열 산화에 의해 산화막을 성장시키는 것으로, 이 방법들은 수직적 절연을 위한 산화시 수평으로의 산화가 일어나 소자 분리막의 반도체 기판내로의 깊이를 깊게 하는데 한계가 있고, 또한 기판 표면 위쪽으로도 소자 분리막이 성장되어 이후의 평탄화 공정에 악영향을 끼친다. 이로 인하여 고집적 반도체 소자 제조에 LOCOS 공정이나 PBL 공정을 적용하는데 어려움이 있다. 이를 해결하기 위하여, 고집적 반도체 소자의 제조 공정에는 STI 공정을 사용하고 있다.
도 1a 내지 도 1d는 STI 공정을 적용하는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성하고, 질화막(13) 상에 소자 분리 마스크 패턴(14)을 형성한다.
도 1b를 참조하면, 소자 분리 마스크 패턴(14)을 식각 장벽으로 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 식각하여 반도체 기판(11)에 트렌치(15)를 형성하고, 소자 분리 마스크 패턴(14)을 제거한다. 월 희생 산화(wall SAC oxidation) 공정, 월 산화(wall oxidation) 공정 및 라이너(liner) 증착 공정 등을 진행하여 트렌치(15) 측벽에 트렌치 월 산화막(16)을 형성한다.
도 1c를 참조하면, 고밀도 플라즈마(HDP) 방식으로 트렌치(15)가 매립되도록 산화물을 증착한 후, 화학적 기계적 연마(CMP) 공정을 실시하여 트렌치(15)에 고립 형태의 소자 분리막(17)을 형성하고, 인산(H3PO4) 용액을 사용하여 질화막(13)을 제거한다.
도 1d를 참조하면, 웰(well)을 형성하기 위한 이온 주입(ion implantation) 공정을 진행하고, 패드 산화막(12)을 제거한다. 세정 공정을 실시한 후, 액티브 영역의 반도체 기판(11) 상에 게이트 산화막(18)을 형성하고, 전체 구조 상에 게이트 전도막(19)을 형성한다.
상기한 종래 방법에서, 웰 형성을 위한 이온 주입 공정, 패드 산화막(12) 제거 공정 및 게이트 산화막(18) 형성시의 세정 공정 등을 거치면서 소자 분리막(17)은 일정 두께 손실(loss) 되는데, 특히 액티브 영역의 반도체 기판(11)과 경계를 이루는 부분의 소자 분리막(17)이 다량 손실된다. 이로 인하여, 도 1d에 도시된 바와 같이 소자 분리막(17)의 상부 가장자리 부분이 함몰되는 모트(moat; M)가 생기게 된다. 이와 같이 모트(M)가 발생되면, 게이트 산화막(18)이 이 부분에서 얇아지게 되고, 전계 집중으로 인한 게이트 산화막(18)의 신뢰성이 감소하여 전체적인 소 자 특성의 열화를 가져온다. 또한, 모트(M)가 발생되면, 험프(hump)에 의한 소자 특성 저하와 모트(M) 지역을 지나가는 게이트 전도막(19)에서 INWE(Inverse Narrow Width Effect)가 발생되어 셀 문턱 전압(cell Vt)을 저하시키게 되는 등의 문제가 발생하여 소자의 전기적 특성 및 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현을 어렵게한다.
따라서, 본 발명은 쉘로우 트렌치 아이소레이션 공정으로 소자 분리막을 형성할 때 발생되는 모트(moat) 현상을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라, 소자의 고집적화를 실현할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막, 질화막 및 소자 분리 마스크 패턴을 형성하는 단계; 소자 분리 마스크 패턴을 식각 장벽으로 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 소자 분리 마스크 패턴을 제거하는 단계; 부분 습식 식각 공정으로 상기 질화막을 일정 두께 제거하여 상기 트렌치의 상부 모서리 부분을 노출 시키는 단계; 습식 식각 공정으로 상기 트렌치 표면을 일정 두께 식각하여 상기 트렌치의 상부 모서리 부분을 라 운딩시키는 단계; 상기 트렌치 측벽에 트렌치 월 산화막을 형성하는 단계; 및 상기 트렌치 내부에만 산화물을 채우고, 상기 질화막 및 상기 패드 산화막을 제거하는 단계를 포함한다.
상기에서, 상기 패드 산화막은 열 산화 공정으로 10 Å 내지 350 Å의 두께로 형성하고, 상기 질화막은 100 Å 내지 3500 Å의 두께로 형성하고, 상기 트렌치는 500 Å 내지 7000 Å의 깊이로 형성한다.
상기 부분 습식 식각 공정은 30 ℃ 내지 100 ℃의 핫 인산(hot H3PO4) 용액으로 사용하여 5분 내지 50분 동안 실시한다.
상기 습식 식각 공정은 상기 트렌치의 모서리 부분이 10 Å 내지 30 Å의 두께로 손실되도록 30 ℃ 내지 100 ℃의 핫 SC-1 용액을 사용하여 1분 내지 60분 동안 실시한다.
상기 트렌치 월 산화막은 월 희생 산화 공정, 월 산화 공정 및 라이너 증착 공정을 진행하여 10 Å 내지 500 Å의 두께로 형성한다.
상기 소자 분리막은 고밀도 플라즈마 방식으로 상기 트렌치가 매립되도록 산화물을 500 Å 내지 10000 Å의 두께로 증착한 후, 화학적 기계적 연마 공정을 실시한다.
상기 화학적 기계적 연마 공정은 질화물 대비 산화물의 연마 속도가 1배 내지 300배인 슬러리를 사용하고, 선택비 슬러리의 연마 입자로 10 nm 내지 1000 nm의 연마 입자를 갖는 실리콘 산화물 또는 세륨 산화물을 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있으며, 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 2a 내지 도 2f는 STI 공정을 적용하는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 패드 산화막(22) 및 질화막(23)을 순차적으로 형성하고, 질화막(23) 상에 소자 분리 마스크 패턴(24)을 형성한다.
상기에서, 패드 산화막(22)은 열 산화 공정으로 10 Å 내지 350 Å의 두께로 형성한다. 질화막(23)은 100 Å 내지 3500 Å의 두께로 형성한다.
도 2b를 참조하면, 소자 분리 마스크 패턴(24)을 식각 장벽으로 질화막(23), 패드 산화막(22) 및 반도체 기판(21)을 식각하여 반도체 기판(21)에 트렌치(25)를 형성하고, 소자 분리 마스크 패턴(24)을 제거한다.
상기에서, 트렌치(25)는 500 Å 내지 7000 Å의 깊이로 형성한다.
도 2c를 참조하면, 부분 습식 식각(partial wet etch) 공정으로 질화막(23) 을 일정 두께 제거하여 트렌치(25)의 제 1 상부 모서리 부분(R1)을 노출 시킨다.
상기에서, 부분 습식 식각 공정은 30 ℃ 내지 100 ℃의 핫 인산(hot H3PO4) 용액으로 사용하여 5분 내지 50분 동안 실시하고, 부분 습식 식각 공정 동안 트렌치(25)의 모서리 부분이 손실 되면서 제 1 상부 모서리 부분(R1)이 약간 라운딩(rounding) 된다.
도 2d를 참조하면, 습식 식각 공정으로 트렌치(25) 표면을 일정 두께 식각하고, 이로 인하여 트렌치(25)는 제 1 상부 모서리 부분(R1)보다 더욱 라운딩 특성이 향상된 제 2 상부 모서리 부분(R2)을 갖게된다.
상기에서, 습식 식각 공정은 트렌치(25)의 모서리 부분이 10 Å 내지 30 Å의 두께로 손실되도록 반도체 기판(21)을 식각하는 특성이 있는 30 ℃ 내지 100 ℃의 핫 SC-1 용액을 사용하여 1분 내지 60분 동안 실시한다.
도 2e를 참조하면, 월 희생 산화(wall SAC oxidation) 공정, 월 산화(wall oxidation) 공정 및 라이너(liner) 증착 공정 등을 진행하여 트렌치(25) 측벽에 트렌치 월 산화막(26)을 형성한다.
상기에서, 트렌치 월 산화막(26)은 트렌치(25)의 표면이 산화되어 10 Å 내지 500 Å의 두께로 형성되는 동안 제 2 상부 모서리 부분(R2)보다 더욱 라운딩 특성이 향상된 제 3 상부 모서리 부분(R3)을 갖게된다.
도 2f를 참조하면, 고밀도 플라즈마(HDP) 방식으로 트렌치(25)가 매립되도록 산화물을 500 Å 내지 10000 Å의 두께로 증착한 후, 화학적 기계적 연마(CMP) 공 정을 실시하여 트렌치(25)에 고립 형태의 소자 분리막(27)을 형성한다. 화학적 기계적 연마 공정은 질화물 대비 산화물의 연마 속도가 1배 내지 300배인 슬러리를 사용하고, 선택비 슬러리의 연마 입자로 10 nm 내지 1000 nm의 연마 입자를 갖는 실리콘 산화물 또는 세륨 산화물을 사용하여 실시한다. 인산(H3PO4) 용액을 사용하여 질화막(23)을 제거한다. 웰(well)을 형성하기 위한 이온 주입(ion implantation) 공정을 진행하고, 패드 산화막(22)을 제거한다. 세정 공정을 실시한 후, 액티브 영역의 반도체 기판(21) 상에 게이트 산화막(28)을 형성하고, 전체 구조 상에 게이트 전도막(29)을 형성한다. 게이트 전도막(29)은 폴리실리콘, 텅스텐 폴리사이드, 텅스텐 및 티타늄 실리사이드 중 어느 하나로 형성된다.
상기한 본 발명의 실시예에서, 웰 형성을 위한 이온 주입 공정, 패드 산화막(22) 제거 공정 및 게이트 산화막(18) 형성시의 세정 공정 등을 거치면서 소자 분리막(27)은 일정 두께 손실(loss) 되는데, 트렌치(25)의 상부 모서리 부분이 라운딩 되어 있어(도 2e) 모트(moat; M)가 발생되지 않게 된다(도 2f).
상술한 바와 같이, 본 발명은 질화막 부분 습식 식각 및 트렌치 표면 습식 식각으로 트렌치 상부 모서리의 라운딩 특성을 향상시켜 주어 소자 분리막의 모트 현상을 방지하므로, 게이트 산화막을 양호하게 형성할 수 있고, 험프(hump)에 의한 소자 특성 저하와 INWE가 발생되어 셀 문턱 전압(cell Vt)을 저하시키는 것을 방지할 수 있어 소자의 전기적 특성 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현할 수 있다.
Claims (7)
- 반도체 기판 상에 패드 산화막, 질화막 및 소자 분리 마스크 패턴을 형성하는 단계;소자 분리 마스크 패턴을 식각 장벽으로 상기 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 소자 분리 마스크 패턴을 제거하는 단계;부분 습식 식각 공정으로 상기 질화막을 일정 두께 제거하여 상기 트렌치의 상부 모서리 부분을 노출 시키는 단계;습식 식각 공정으로 상기 트렌치 표면을 일정 두께 식각하여 상기 트렌치의 상부 모서리 부분을 라운딩시키는 단계;상기 트렌치 측벽에 트렌치 월 산화막을 형성하는 단계; 및상기 트렌치 내부에만 산화물을 채우고, 상기 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 열 산화 공정으로 10 Å 내지 350 Å의 두께로 형성하고, 상기 질화막은 100 Å 내지 3500 Å의 두께로 형성하고, 상기 트렌치는 500 Å 내지 7000 Å의 깊이로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 부분 습식 식각 공정은 30 ℃ 내지 100 ℃의 핫 인산(hot H3PO4) 용액으로 사용하여 5분 내지 50분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 습식 식각 공정은 상기 트렌치의 모서리 부분이 10 Å 내지 30 Å의 두께로 손실되도록 30 ℃ 내지 100 ℃의 핫 SC-1 용액을 사용하여 1분 내지 60분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치 월 산화막은 월 희생 산화 공정, 월 산화 공정 및 라이너 증착 공정을 진행하여 10 Å 내지 500 Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막은 고밀도 플라즈마 방식으로 상기 트렌치가 매립되도록 산화물을 500 Å 내지 10000 Å의 두께로 증착한 후, 화학적 기계적 연마 공정을 실시하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 6 항에 있어서,상기 화학적 기계적 연마 공정은 질화물 대비 산화물의 연마 속도가 1배 내지 300배인 슬러리를 사용하고, 선택비 슬러리의 연마 입자로 10 nm 내지 1000 nm의 연마 입자를 갖는 실리콘 산화물 또는 세륨 산화물을 사용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
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| KR (1) | KR20060008596A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833423B1 (ko) | 2006-04-06 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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2004
- 2004-07-21 KR KR1020040056909A patent/KR20060008596A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833423B1 (ko) | 2006-04-06 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7572729B2 (en) | 2006-04-06 | 2009-08-11 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
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