KR100733693B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 아이솔레이션(Isolation)을 위해 사용되는 패드 질화막 대신에 비정질 실리콘층을 형성한 후 라운딩 산화공정을 실시하여 트랜치 모서리 부위의 실리콘을 충분히 산화시켜 트렌치 모서리 부위에서 발생하는 모트(Moat)를 억제함으로써 소자의 비 정상적인 동작에 따른 소자 특성을 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제시한다.
반도체 소자, 비정질 실리콘층, 소자 분리막, 트랜치, 모트
Description
도 1a 내지 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 패드 산화막
14 : 패드 질화막 16, 106 : 트랜치
18 : 월 산화막 20, 112 : HDP 산화막
22, 114 : 소자 분리막 104 : 비정질 실리콘층
110 : 실리콘 산화막 108 : 측벽 산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조에서 발생되는 모트(Moat)를 억제할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 반도체 기판 상에 트랜지스터와 커패시터 등을 형성하기 위해 반도체 기판에는 전기적으로 통전이 가능한 활성 영역(Active Region)과 전기적으로 통전되는 것을 방지하고, 소자를 서로 분리하기 위한 소자 분리 영역(Isolation Region)을 형성한다.
반도체 소자 분리 방법으로는 LOCOS(Local Oxidation Of Silicon) 소자 분리 방식이 이용되고 있다. LOCOS 소자 분리 방식은 질화막을 마스크로 해서 반도체 기판 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막 질이 좋다는 큰 이점이 있다. 그러나, LOCOS 소자 분리 방식을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라, 버즈 비크(bird's beak)가 발생하는 문제가 있다.
이러한, 문제를 해결하기 위해 LOCOS 소자 분리 방식을 대체하는 소자 분리 기술로서 최근에는 0.25㎛ 테크놀로지(Technology) STI(Shallow Trench Isolation) 소자 분리 방식이 널리 사용되고 있다. STI 소자 분리 방식은 반응성 이온 식각(Reactive Ion Etching; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 반도체 기판 내에 트랜치를 형성하고, 이 트랜치에 절연막을 채우는 방법으 로, 반도체 기판 내에 트랜치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 절연막이 채워진 트랜치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
도 1a 내지 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부 표면의 결정 결함 및 표면 처리를 위해 고온에서 건식 또는 습식 산화방식을 실시하여 반도체 기판(10) 상에 140Å의 두께로 패드 산화막(12)을 형성한다. 이어서, 상기 패드 산화막(12) 상에 LP-CVD(Low Pressure Chemical Vapor Deposition) 방법으로 1000Å 정도의 두께로 패드 질화막(14)을 형성한다. 한편, 반도체 기판(10)에 대해 패드 산화막(12)을 형성하기전 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)을 이용한 전처리 세정공정을 실시하여 반도체 기판(10)을 세정한다.
도 1b를 참조하면, 아이솔레이션(ISO) 마스크를 이용한 STI 공정을 실시하여 상기 패드 질화막(14) 및 패드 산화막(12)을 포함한 반도체 기판(10)의 소정 부위를 식각하여 반도체 기판(10) 내에 3500Å의 깊이로 트랜치(16)를 형성한다. 이로써, 반도체 기판(10)은 활성 영역과 소자 분리 영역으로 분리된다.
도 1c를 참조하면, 트랜치(16) 저면의 모서리 부위와 패드 산화막(12)과 접촉되는 모서리 부위를 라운딩(Rounding) 처리하기 위해 건식 또는 습식 산화방식으로 트랜치(16)의 내부면의 실리콘을 산화시켜 월 산화막(18)을 형성한다. 한편, 월 산화막(18)을 형성하기 전에 트랜치(16)의 내부면에 형성된 자연산화막을 제거하기 위해 DHF 용액을 이용한 전처리 세정공정을 실시한다.
도 1d 및 1e를 참조하면, 전체 구조 상부에 트랜치(16) 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정으로 실시하여 HDP(High Density Plasma) 산화막(20)을 형성한다. 이어서, 패드 질화막(14)을 식각 베리어층(Stop barrier)으로 평탄화 공정(CMP; Chemical mechanical pholishing)을 실시하여 HDP 산화막(20)을 연마하여 패드 질화막(14)을 경계로 HDP 산화막(20)을 고립시킨다.
도 1f 및 1g를 참조하면, 전체 구조 상부에 패드 산화막(12)을 식각 베리어층으로 H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립공정을 실시하여 패드 질화막(14)을 제거한다. 이로써, 상부 구조가 돌출 형태를 갖는 HDP 산화막(20)이 형성된다. 이어서, 전체 구조 상부에 HF 딥 아웃을 이용한 세정공정을 실시하여 패드 산화막(12)을 제거하는 동시에 HDP 산화막(20)의 돌출부를 소정 폭을 갖도록 식각하여 소자 분리막(22)을 형성한다.
이와 같이, 종래 기술의 STI 소자 분리 방식에서는 모든 공정 전에 HF 용액을 이용한 전처리 세정공정이 실시됨에 따라 트랜치 모서리 부위의 HDP 산화막이 오버 식각(Over Etch)되어 침식되는 현상이 발생한다. 이렇게 침식된 트랜치 모서리 부위로 전기장(Electric Field; EF)이 집중되어 소자의 비정상적인 동작, 예를 들어, 험프(Hump) 및 역 좁은 폭 효과(Inverse narrow width effect)를 유발한다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 아이솔레이션(Isolation)을 위해 사용되는 패드 질화막 대신에 비정질 실리콘층을 형성한 후 라운딩 산화공정을 실시하여 트랜치 모서리 부위의 실리콘을 충분히 산화시켜 트렌치 모서리 부위에서 발생하는 모트(Moat)를 억제함으로써 소자의 비 정상적인 동작에 따른 소자 특성을 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
본 발명은 반도체 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 비정질 실리콘층을 형성하는 단계; 상기 반도체 기판에 트랜치를 형성하는 단계; 상기 트랜치의 내부면과 상기 비정질 실리콘층에 산화막을 형성하기 위해 산화공정을 실시하는 단계; 전체 구조 상부에 트랜치 절연막을 증착한 후 평탄화 공정을 실시하여 상기 트랜치 절연막을 고립시키는 단계; 및 상기 비정질 실리콘층을 제거한 후 세정공정을 실시하여 소자 분리막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예 에 따른 STI 소자 분리 방식을 이용한 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다
도 2a를 참조하면, 반도체 기판(100) 상부 표면의 결정 결함 및 표면 처리를 위해 고온에서 건식 또는 습식 산화방식을 실시하여 반도체 기판(100) 상에 80Å 내지 200Å의 두께로 패드 산화막(102)을 형성한다. 이어서, 상기 패드 산화막(102) 상에 반도체 기판(100)의 실리콘(Si)보다 산화율(Oxidation Rate)이 빠른 비정질 실리콘층(104)을 1200 내지 2000Å의 두께로 형성한다.
한편, 반도체 기판(100)에 대해 패드 산화막(102)을 형성하기전 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)을 이용한 전처리 세정공정을 실시하여 반도체 기판(100)을 세정한다.
도 2b를 참조하면, 아이솔레이션(ISO) 마스크를 이용한 STI 공정을 실시하여 상기 비정질 실리콘층(104) 및 패드 산화막(102)을 포함한 반도체 기판(100)의 소정 부위를 식각하여 반도체 기판(100) 내에 3500Å의 깊이로 트랜치(106)를 형성한다. 이로써, 반도체 기판(100)은 활성 영역과 소자 분리 영역으로 분리된다.
도 2c를 참조하면, 트랜치(106) 저면의 모서리 부위와 패드 산화막(102)과 접촉되는 모서리 부위를 라운딩(Rounding) 처리하여 200Å의 두께로 측벽 산화막(108)을 형성하는 동시에 상기 비정질 실리콘층(104) 상에 실리콘 산화막(110)을 형성하기 위해 산소(O2)를 이용한 건식 산화방식을 실시한다. 한편, 측벽 산화막(108)을 형성하기 전에 트랜치(106)의 내부면에 형성된 자연산화막을 제거하기 위해 DHF 용액을 이용한 전처리 세정공정을 실시한다.
도 2d를 참조하면, 전체 구조 상부에 트랜치(106) 내부에 보이드(Void)가 발생하지 않도록 HDPCVD(High Density Plasma Chemical Vapor Deposition) 방식으로 갭 필링(Gap filling)하여 트랜치 절연막용으로 HDP(High Density Plasma) 산화막(112)을 형성한다.
도 2e를 참조하면, CMP(Chemical mechanical pholishing)를 이용한 평탄화 공정을 실시하여 비정질 실리콘층(104)이 600 내지 1400Å의 두께로 잔재하도록 HDP 산화막(112), 실리콘 산화막(110) 및 비정질 실리콘층(104)을 연마하여 비정질 실리콘층(104) 및 실리콘 산화막(110)을 경계로 HDP 산화막(112)을 고립시킨다.
도 2f를 참조하면, 전체 구조 상부에 패드 산화막(102)을 식각 베리어층으로 H3PO4(인산) 딥 아웃(Dip out)을 이용한 스트립공정을 실시하여 비정질 실리콘층(104)을 제거한다. 이로써, 상부 구조가 돌출 형태를 갖는 HDP 산화막(112)이 형성되고, 돌출된 HDP 산화막(112) 측면에는 실리콘 산화막(110)이 잔류된다.
도 2g를 참조하면, 전체 구조 상부에 HF 딥 아웃을 이용한 세정공정을 실시하여 패드 산화막(102)을 제거하는 동시에 HDP 산화막(112)의 돌출부와 잔류된 실리콘 산화막(110)을 식각하여 도시된 'B'와 같은 프로파일(Profile)을 갖는 소자 분리막(114)을 형성한다.
상기에서 설명한 바와 같이, 본 발명은 아이솔레이션(Isolation)을 위해 사용되는 패드 질화막 대신에 비정질 실리콘층을 형성한 후 라운딩 산화공정을 실시하여 트랜치 모서리 부위의 실리콘을 충분히 산화시켜 트렌치 모서리 부위에서 발생하는 모트(Moat)를 억제함으로써 소자의 비 정상적인 동작에 따른 소자 특성을 개선할 수 있다.
Claims (7)
- 반도체 기판 상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상에 비정질 실리콘층을 형성하는 단계;상기 반도체 기판에 트랜치를 형성하는 단계;상기 트랜치의 내부면과 상기 비정질 실리콘층에 산화막을 형성하기 위해 산화공정을 실시하는 단계;전체 구조 상부에 트랜치 절연막을 증착한 후 평탄화 공정을 실시하여 상기 트랜치 절연막을 고립시키는 단계; 및상기 비정질 실리콘층을 제거한 후 세정공정을 실시하여 소자 분리막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층은 1200 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화공정은 산소를 이용한 건식 산화방식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화막은 상기 세정공정시 상기 트랜치 절연막에 모트가 형성되지 않도록 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트랜치 절연막은 상기 트랜치 내부에 보이드가 발생하지 않도록 HDPCVD방식으로 갭 필링하여 형성된 HDP 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 CMP 공정을 이용하여 상기 비정질 실리콘층이 600 내지 1400Å의 두께로 잔재하도록 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층 제거공정은 상기 패드 산화막을 식각 베리어층으로 H3PO4 딥 아웃을 이용한 스트립공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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