KR100431087B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 패드 산화막, 패드 질화막 및 스크린 산화막을 순차적으로 형성하는 단계; 소자분리 영역을 정의하는 마스크를 이용하여 스크린 산화막 및 패드 질화막을 식각하는 단계; 스크린 산화막을 식각 방지막으로 이용하고, 소자분리 영역에 대한 패드 산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 세정 공정을 실시하고, 트렌치 내벽에 제1 라운딩 산화막을 형성하는 단계; 트렌치가 형성된 부분의 패드 질화막 측벽을 식각하여 일정 부분 제거하는 단계; 세정 공정을 이용하여 스크린 산화막 및 제1 라운딩 산화막을 제거하는 단계; 세정 공정을 실시하고, 트렌치 내벽에 제2 라운딩 산화막을 형성하는 단계; 트렌치 내에 트렌치 절연막을 증착하여 매립하고, 열처리를 실시하는 단계; 트렌치 절연막을 패드 질화막이 노출될 때까지 화학기계적 연마하여 평탄화하는 단계; 및 패드 질화막을 제거하는 단계를 구비하는 것을 특징으로 한다. 따라서, 모트를 방지할 수 있고, 리세스된 활성 영역에서의 산화 속도 증가를 이용하여 날카로운 트렌치 상부 모서리 구조를 라운딩 시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 활성 영역과 소자 분리 영역을 정의하는 얕은 트렌치 소자분리 공정에 관한 것이다.
반도체 소자를 제조함에 있어서, 일반적으로 소자분리 공정으로 얕은 트렌치 소자분리(Shallow Trench Isolation; 이하 'STI'라 함) 공정을 이용하고 있는데, 이러한 STI 공정은 소자 분리 영역을 약 3500Å 깊이로 식각 기술을 이용하여 트렌치를 형성한다. 이후, 절연막으로 트렌치를 매립하고 평탄화 공정을 실시하여 소자를 분리시키고 있다.
그러나 이러한 STI 공정은 소자 분리 공정을 거친 후, 게이트 산화막 형성 전 세정 및 후속의 세정 공정, 산화막 식각 공정을 통하여 활성 영역(Active)과 소자분리 영역(Field)이 만나는 지점의 필드 산화막이 모트(moat)를 형성하게 되는 문제점이 있다. 즉, 종래 기술에 의한 소자 분리막 구조에서 발생한 모트(moat)를 보여주는 사진인 도 1을 참조하면, 소자분리 영역 상부 모서리(top corner)에 호가 발생하였음을 볼 수 있고 이러한 활성 영역으로부터 리세스(recess)된 필드 영역의 하단부 까지를 모트라 한다.
또한 STI 공정을 이용하면, 날카로운 트렌치 상부 모서리 때문에 기생 트랜지스터(parasitic transistor)에서 누설 전류가 발생할 수 있고, 게이트 산화막이 절연 특성이 좋아야 하나 이러한 게이트 산화막의 절연 특성이 열화되는 GOI(Gate Oxide Integrity)현상이 발생할 수 있다.
그리고 STI 공정을 이용하면 트렌치 상부 모서리에 전계가 집중하게 되므로 트랜지스터 폭(width)의 감소에 따라 문턱전압(Vt)이 감소하게 되고, 험프(hump) 현상이 발생하게 된다. 험프 현상이란 트랜지스터의 게이트 전압(Vg) 대비 드레인 전류(Id) 그래프에서 순간적으로 커브의 왜곡(kink)이 일어나는 현상을 말한다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치의 모트를 방지하기 위하여질화막 스트립 공정에서 리세스(recess) 되는 측면 필드 산화막의 양 만큼을 미리 트렌치 절연막을 증착하기 전 질화막을 식각함으로써 보상하는 반도체 소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 소자 분리막 구조에서 발생한 모트(moat)를 보여주는 사진이다.
도 2 내지 도 13은 본 발명의 바람직한 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
도 14는 본 발명에 의한 소자 분리막 구조에서 모트 발생이 억제된 모습을 보여주는 사진이다.
상기 과제를 이루기 위해, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판 상에 패드 산화막, 패드 질화막 및 스크린 산화막을 순차적으로 형성하는 단계; 소자분리 영역을 정의하는 마스크를 이용하여 스크린 산화막 및 패드 질화막을 식각하는 단계; 스크린 산화막을 식각 방지막으로 이용하고, 소자분리 영역에 대한 패드 산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 세정 공정을 실시하고, 트렌치 내벽에 제1 라운딩 산화막을 형성하는 단계; 트렌치가 형성된 부분의 패드 질화막 측벽을 식각하여 일정 부분 제거하는 단계; 세정 공정을 이용하여 스크린 산화막 및 제1 라운딩 산화막을 제거하는 단계; 세정 공정을 실시하고, 트렌치 내벽에 제2 라운딩 산화막을 형성하는 단계; 트렌치 내에 트렌치 절연막을 증착하여 매립하고, 열처리를 실시하는 단계; 트렌치 절연막을 패드 질화막이 노출될 때까지 화학기계적 연마하여 평탄화하는 단계; 및 패드 질화막을 제거하는 단계를 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 2 내지 도 13은 본 발명의 바람직한 실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
먼저, 도 2를 참조하면, 반도체 기판(200) 상에 반도체 기판(200) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(202)을 형성한다. 패드 산화막(202)은 기판과 후술할 질화막의 스트레스 완화용으로 이용되고, 질화막 식각의 베리어 층(barrier layer)으로 이용하기 위해 최소한의 두께로 증착한다. 바람직하게는 50Å~150Å 정도의 두께로 형성한다.
패드 산화막(202) 상에 패드 질화막(204)을 증착한다. 패드 질화막(204)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하며, 후속 공정에 의해 형성되는 트렌치 절연막의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 1000Å~1500Å 정도의 두께로 형성하는 것이 바람직하다. 패드 질화막은 후술할 평탄화 공정의 정지층(stopping layer)으로 이용된다.
이어서, 패드 질화막(204) 상에 스크린 산화막(206)을 형성한다. 스크린 산화막은 후속의 제2 STI 식각 공정에서 질화막(204)의 식각을 방지하는 베리어 역할을 하고, 질화막 식각 공정에서 질화막 상부의 식각을 방지하여 두께의 변화를 방지할 수 있는 역할을 한다. 따라서 스크린 산화막(206)은 300Å~600Å 정도의 두께로 형성하는 것이 바람직하다. 이렇게 반도체 기판(200)상에 패드 산화막(202), 패드 질화막(204) 및 스크린 산화막(206)을 형성하고 난 후의 소자의 단면도가 도 2이다.
이어서, 도 3을 참조하면, 소자의 활성 영역(Active)과 소자분리 영역(Field)을 정의하는 포토레지스트 패턴(208)을 형성한다. 다음, 도 4를 참조하면, 상기 포토레지스트 패턴(208)을 식각 마스크로 하여 소자분리 영역에 대한 스크린 산화막(206) 및 패드 질화막(204)을 식각하는 제1 STI 식각 공정을 실시한다. 이어서, 도 5에 도시된 바와 같이 포토 레지스트 패턴을 제거한다.
도 6을 참조하면, 스크린 산화막(206)을 식각 방지막으로 이용하여 소자분리 영역에 대한 패드 산화막(202) 및 기판(200)을 식각하여 트렌치(210)를 형성하는 제2 STI 식각 공정을 실시한다. 이때 식각의 깊이는 기판의 표면으로부터 2500Å~4000Å 정도의 깊이로 식각하는 것이 바람직하다.
이어서, 도 7을 참조하면, 제1 라운딩 산화막을 형성하기 전 세정 공정을 실시한다. 이때 세정 공정은 50℃ 의 온도에서 NH4OH, H2O2, H2O 가 1 대 5 대 50의 비율로 혼합된 용액으로 10분 동안 진행하고, HF, H2O 가 99 대 1 로 혼합된 용액으로 180초 동안 진행하는 것이 바람직하다. 세정 공정 후에 트렌치(210) 내벽에 제1 라운딩 산화막(212)을 형성한다. 상기 제1 라운딩 산화막(212)은 건식 산화 방식으로 형성하며, 1050℃ 정도의 온도에서 100Å 정도의 두께로 형성하는 것이 바람직하다. 트렌치 내부에 라운딩 산화막을 형성하면 트렌치 상, 하부의 모서리가 라운딩 되는 효과가 있다.
도 8을 참조하면, 패드 질화막(204)에 대한 식각 공정을 실시한다. 식각 공정은 습식 식각 방식을 이용하며, HF, H2O 가 99 대 1 로 혼합된 용액에서 질화막 측벽에 있는 산화막을 제거하고, 인산 용액(H3PO4)을 이용하여 질화막의 측벽을 일정량 제거한다. 질화막(204) 측벽에 대한 식각은 필드 영역에서부터 측면으로 200Å~500Å 정도 의 깊이로 실시하는 것이 바람직하다. 이러한 패드 질화막(204)에 대한 식각을 실시하는 이유는 후속의 질화막 스트립 공정에서 리세스(recess) 되는 측면 필드 산화막의 양 만큼을 미리 트렌치 절연막을 증착하기 전 질화막을 식각함으로써 보상하기 위함이다. 이때 리세스된 활성 영역은 후속 열공정에서 산화 속도의 증가를 이용하여 라운딩 된 트렌치 상부 모서리 구조를 갖게 한다.
이어서, 도 9를 참조하면, 세정 공정을 이용하여 패드 질화막(204) 상부의 스크린 산화막(206) 및 트렌치 내부의 제1 라운딩 산화막(212)을 제거한다. 이는 상술한 질화막 식각에 의한 필드 영역의 갭 필링(gap filling) 특성을 향상시키기 위함이다. 이때 세정 공정은 HF, H2O 가 99 대 1 로 혼합된 용액 또는 HF, H2O 가 19 대 1 로 혼합된 용액에서 실시하는 것이 바람직하다.
도 10을 참조하면, 제2 라운딩 산화막을 형성하기 전 세정 공정을 실시하고, 트렌치 내부(210)에 제2 라운딩 산화막(214)을 형성한다. 이때 전 세정 공정은 50℃ 의 온도에서 NH4OH, H2O2, H2O 가 1 대 5 대 50의 비율로 혼합된 용액으로 10분 동안 진행하고, HF, H2O 가 99 대 1 로 혼합된 용액으로 180초 동안 진행하는 것이 바람직하다. 또한 상기 제2 라운딩 산화막(214)은 건식 산화 방식으로 형성하며,1050℃ 정도의 온도에서 100Å 정도의 두께로 형성하는 것이 바람직하다. 트렌치 내부에 라운딩 산화막을 형성하면 트렌치 상, 하부의 모서리가 라운딩 되는 효과가 있다.
이어서, 도 11을 참조하면, 트렌치 절연막(216)을 증착하여 상기 트렌치(210)내를 매립한다. 이때, 트렌치 절연막(216)은 트렌치(210)내를 충분히 매립하면서 패드 질화막(204)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 4000Å~6000Å 정도의 두께로 증착한다. 트렌치 절연막(216)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(210) 내에 보이드(void) 등이 형성되지 않도록 매립한다. 트렌치 절연막을 증착하고 난 후, 열처리를 실시한다. 열처리는 N2분위기 및 1000℃ 의 온도에서 30분 정도 진행하는 것이 바람직하다. 열처리를 진행하면 트렌치 모서리가 추가적으로 라운딩 된다.
도 12를 참조하면, 트렌치 절연막(216)을 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학기계적 연마 공정은 패드 질화막(204)이 노출될 때까지 진행하고, 필드 영역의 두께를 활성 영역의 두께보다 400Å~600Å 정도 높게 형성하는 것이 바람직하다.
도 13을 참조하면, 패드 질화막(204)을 제거한다. 패드 질화막(204)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 예컨대, 인산(H3PO4) 용액을 사용하여 제거할 수 있다.
이 후 진행되는 공정은 통상적인 반도체 소자의 공정과 동일하게 실시한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조방법은, 질화막 스트립 공정에서 리세스(recess) 되는 측면 필드 산화막의 양 만큼을 미리 트렌치 절연막을 증착하기 전 질화막을 식각하므로 모트를 방지할 수 있고, 리세스된 활성 영역에서의 산화 속도 증가를 이용하여 날카로운 트렌치 상부 모서리 구조를 라운딩 시킬 수 있는 효과가 있다. 도 14는 본 발명에 의한 소자 분리막 구조에서 모트 발생이 억제되고 트렌치 상부 모서리가 라운딩된 모습을 보여주는 사진이다. 따라서, 기생 트랜지스터의 누설 현상, 게이트 산화막 열화 현상, 트랜지스터 폭(width)의 감소에 따른 문턱전압(Vt)의 감소 현상 및 험프(hump) 현상을 감소시켜 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (7)

  1. (a) 반도체 기판 상에 패드 산화막, 패드 질화막 및 스크린 산화막을 순차적으로 형성하는 단계;
    (b) 소자분리 영역을 정의하는 마스크를 이용하여 상기 스크린 산화막 및 패드 질화막을 식각하는 단계;
    (c) 상기 스크린 산화막을 식각 방지막으로 이용하고, 소자분리 영역에 대한 상기 패드 산화막 및 기판을 식각하여 트렌치를 형성하는 단계;
    (d) 세정 공정을 실시하고, 상기 트렌치 내벽에 제1 라운딩 산화막을 형성하는 단계;
    (e) 상기 트렌치가 형성된 부분의 패드 질화막 측벽을 식각하여 일정 부분 제거하는 단계;
    (f) 세정 공정을 이용하여 상기 스크린 산화막 및 제1 라운딩 산화막을 제거하는 단계;
    (g) 세정 공정을 실시하고, 상기 트렌치 내벽에 제2 라운딩 산화막을 형성하는 단계;
    (h) 상기 트렌치 내에 트렌치 절연막을 증착하여 매립하고, 열처리를 실시하는 단계;
    (i) 상기 트렌치 절연막을 상기 패드 질화막이 노출될 때까지 화학기계적 연마하여 평탄화하는 단계; 및
    (j) 상기 패드 질화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 스크린 산화막은
    300Å~600Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서, 상기 제1 라운딩 산화막은
    건식 산화 방식으로 형성하며, 1050℃ 정도의 온도에서 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서, 상기 (e) 단계는
    HF, H2O 가 99 대 1 로 혼합된 용액에서 상기 패드 질화막 측벽에 있는 산화막을 제거하고, 인산 용액(H3PO4)을 이용하여 상기 패드 질화막의 측벽을 일정 부분 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4 항에 있어서, 상기 패드 질화막의 측벽을 필드 영역으로부터 측면으로 200Å~500Å 의 깊이로 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1 항에 있어서, 상기 제2 라운딩 산화막은
    건식 산화 방식으로 형성하며, 1050℃ 정도의 온도에서 100Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1 항에 있어서, 상기 (i) 단계는
    상기 트렌치 절연막의 두께를 상기 패드 질화막의 두께보다 400Å~600Å 정도 높게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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KR19980085035A (ko) * 1997-05-27 1998-12-05 윤종용 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
KR100223750B1 (ko) * 1996-06-28 1999-10-15 김영환 반도체 장치의 소자 분리막 형성방법
KR19990081301A (ko) * 1998-04-28 1999-11-15 윤종용 반도체 장치의 트렌치 소자 분리 형성 방법
US6080637A (en) * 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223750B1 (ko) * 1996-06-28 1999-10-15 김영환 반도체 장치의 소자 분리막 형성방법
KR19980085035A (ko) * 1997-05-27 1998-12-05 윤종용 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
KR19990081301A (ko) * 1998-04-28 1999-11-15 윤종용 반도체 장치의 트렌치 소자 분리 형성 방법
US6080637A (en) * 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect

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