KR100325609B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents
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Abstract
트렌치 상부 에지 부분의 코너 라운딩 취약에 의한 소자 분리 특성 저하 및 누설 전류 발생을 방지하며, 콘택 홀 식각시 콘택 영역의 마진 부족으로 인하여 정렬 오차가 발생할 경우 트렌치 상부 에지에서 트렌치 매입 산화막이 식각되어 발생되는 트렌치 에지 결함을 방지하기 위하여, 실리콘웨이퍼 상부에 패드 산화막과 제 1질화막을 형성하고, 트렌치 패턴이 형성된 마스크로 패터닝하여 모트 패턴을 형성한 후, 실리콘웨이퍼 전면에 제 1산화막과 제 2질화막을 증착한 후, 블랑켓 식각하여 모트 패턴 측벽에 스페이서를 형성한다. 그리고, 모트 패턴과 스페이서를 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성하고, 열산화하여 트렌치 내벽에 라이너 산화막을 성장시킨 후, 실리콘웨이퍼 전면에 제 2산화막을 두껍게 증착하여 트렌치를 매입하고, 제 1질화막을 버퍼층으로 제 2산화막을 화학 기계적 연마하여 평탄화한다. 이후, 모트 패턴과 반대 형상의 리벌스 모트 패턴을 통해 제 1질화막을 제거하여 트렌치 상부 에지 부분에 제 2질화막이 형성된 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, STI)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.
그러면, 도 1a 내지 도 1d를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 일예로 150Å의 두께로 성장시키고, 화학 기상 증착(chemical vapor deposition, CVD)에 의해 패드 산화막(2) 상부에 질화막(3)을 일예로 2000Å의 두께로 증착한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(3)가 패드 산화막(2)을 패터닝(patterning)하여 모트 패턴(2, 3)을 형성한다.
그 다음 도 1b에 도시한 바와 같이, 모트 패턴(2, 3)을 마스크로 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 실리콘웨이퍼(1)를 열산화한다, 그러면, 질화막(3)이 형성된 실리콘웨이퍼(1) 상부 표면에는 열산화막이 성장되지 않으며, 실리콘이 드러난 트렌치내벽에만 열산화막인 라이너 산화막(4)이 성장된다.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)으로 산화막(5)을 두껍게 증착하여 트렌치를 매입하고, 질화막(3)을 버퍼층으로 산화막(5)을 화학 기계적 연마(chemical mechanical polishing, CMP)하여 평탄화한다.
그 다음 도 1d에 도시한 바와 같이, 습식 식각에 의해 실리콘웨이퍼(1) 상부에 남아 있는 질화막을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.
이와 같이 제조된 반도체 소자 분리를 위한 얕은 트렌치에서는 반도체 소자 동작을 위한 게이트 전압 인가시, 트렌치 상부 에지 부분에 전계가 집중되므로 누설 전류 등이 발생하여 반도체 소자의 신뢰성을 저하시키게 된다. 따라서 이러한 것을 방지하기 위하여 종래에는 트렌치 상부 에지 부분을 라운딩되게 형성하고 있으며, 특히 코너 라운딩의 형태(proflie)을 좋게 하기 위하여 라이너 산화막을 성장시킬 때 6% HCl을 포함한 TLC(Trans-Liquid-cholorine)를 이용하여 실리콘웨이퍼를 열산화한다. 그러나 트렌치 상부 에지 부분에서의 코너 라운딩 형성에 취약 부분이 발생되어 게이트 전압 인가시 전계 집중에 의해 누설 전류가 발생할 가능성이 있으며, 또한 소자 분리 특성을 유지하는 데 취약하여 전체 반도체 소자의 특성을 저하시킬 가능성을 내포하고 있다.
또한 반도체 소자의 완성 이후, 반도체 소자를 외부 회로와 전기적으로 연결하는 콘택 형성을 위하여 콘택 홀을 식각시, 반도체 소자의 소스/드레인 영역 즉,콘택 영역의 마진(margin) 부족으로 인하여 정렬 오차(mis-alignment)가 발생할 경우에는 트렌치 상부 에지 부분의 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생한다. 따라서, 반도체 소자 동작을 위한 게이트 전압 인가시 소스와 드레인으로 전압이 포싱(forcing)되는 것이 아니라 트렌치 상부 에지의 드러난 실리콘웨이퍼로 누설 전류가 흐르게 되어 반도체 소자의 신뢰성을 저하시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치 상부 에지 부분의 코너 라운딩 취약에 의한 소자 분리 특성 저하 및 누설 전류 발생을 방지하는 데 있다.
또한, 본 발명의 목적은 콘택 홀 식각시 콘택 영역의 마진 부족으로 인하여 정렬 오차가 발생할 경우 트렌치 상부 에지에서 트렌치 매입 산화막이 식각되어 발생되는 트렌치 에지 결함을 방지하는 데 있다.
도 1a 내지 도 1d는 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼 상부에 패드 산화막과 제 1질화막을 형성하고, 트렌치 패턴이 형성된 마스크로 패터닝하여 모트 패턴을 형성하는 단계와; 상기 실리콘웨이퍼 전면에 제 1산화막과 제 2질화막을 증착한 후, 블랑켓 식각하여 상기 모트 패턴 측벽에 스페이서를 형성하는 단계와; 상기 모트 패턴과 스페이서를 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성한 후, 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는단계와; 상기 실리콘웨이퍼 전면에 제 2산화막을 두껍게 증착하여 상기 트렌치를 매입한 후, 상기 제 2산화막을 어닐링하여 고밀도화시키는 단계와; 상기 모트 패턴의 제 1질화막을 버퍼층으로 상기 제 2산화막을 화학 기계적 연마하여 평탄화하는 단계와; 상기 모트 패턴과 반대 형상의 리벌스 모트 패턴을 통해 상기 제 1질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1산화막의 증착은 680℃ 내지 720℃의 온도에서 화학 기상 증착으로 실시하며, 증착되는 제 1산화막의 두께는 400Å 내지 600Å이 되도록 하고, 상기 제 2질화막의 증착은 760±25℃의 온도에서 화학 기상 증착으로 실시하며, 증착되는 제 2질화막의 두께는 700Å 내지 1000Å이 되도록 한다.
또한, 본 발명은 실리콘웨이퍼 상부에 패드 산화막과 제 1질화막을 형성하고, 트렌치 패턴이 형성된 마스크로 패터닝하여 모트 패턴을 형성하는 단계와; 상기 실리콘웨이퍼 전면에 제 1산화막과 제 2질화막을 증착한 후, 상기 모트 패턴의 측벽에 'ㄴ'자 형태가 되도록 패터닝하여 트렌치가 형성될 부분의 실리콘웨이퍼가 드러나도록 하는 단계와; 상기 패터닝된 제 2질화막을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성한 후, 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계와; 상기 실리콘웨이퍼 전면에 제 2산화막을 두껍게 증착하여 상기 트렌치를 매입한 후, 상기 제 2산화막을 어닐링하여 고밀도화시키는 단계와; 상기 모트 패턴의 제 1질화막을 버퍼층으로 상기 제 2산화막을 화학 기계적 연마하여 평탄화하는 단계와; 상기 모트 패턴과 반대 형상의 리벌스 모트 패턴을 통해 상기 제 1질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1산화막의 증착은 680℃ 내지 720℃의 온도에서 화학 기상 증착으로 실시하며, 증착되는 제 1산화막의 두께는 400Å 내지 600Å이 되도록 하고, 상기 제 2질화막의 증착은 760±25℃의 온도에서 화학 기상 증착으로 실시하며, 증착되는 제 2질화막의 두께는 500Å 내지 1000Å이 되도록 한다.
그리고, 상기 모트 패턴의 측벽에서 'ㄴ'자 형태로 돌출되는 상기 제 2질화막의 폭은 300Å 내지 500Å가 되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위해 패드 산화막(12)을 일 예로 150Å의 두께로 성장시키고, 패드 산화막(12) 상부에 후속 화학 기계적 연마 공정에서의 버퍼층 역할을 하는 질화막(13)을 일 예로 2000Å의 두께로 화학 기상 증착한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(13)과 패드 산화막(12)을 패터닝하여 모트 패턴(12, 13)을 형성한 후, 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 산화막(14)을 증착하고, 산화막(14) 상부에 화학 기상 증착으로 질화막(15)을 증착한다. 이때, 산화막(14)의 화학 기상 증착은 680℃ 내지 720℃ 정도의 온도에서 실시하고, 증착되는 산화막(14)의 두께는 400Å 내지 600Å 정도가 되도록 하며, 질화막(15)의 화학 기상 증착은 760±25℃ 정도의 온도에서 실시하고, 증착되는 질화막(15)의 두께는 700Å 내지 1000Å 정도가 되도록한다.
그 다음 도 2b에 도시한 바와 같이, 질화막(15)과 산화막(14)을 블랑켓(blacket) 식각하여 모트 패턴(12, 13)의 측벽에 스페이서(14, 15)를 형성한다. 그러면, 형성되는 스페이서(14, 15)에서의 질화막(15) 폭(L1)은 700Å 내지 1000Å 정도가 된다. 이후, 모트 패턴(12, 13)과 스페이서(14, 15)를 마스크로 드러난 실리콘웨이퍼(11)를 목표 깊이 만큼 식각하여 실리콘웨이퍼의 반도체 소자 분리 영역에 트렌치를 형성한다.
그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화한다, 그러면, 모트 패턴(12, 13) 및 스페이서(14, 15)가 형성된 실리콘웨이퍼 상부 표면에는 열산화막이 성장되지 않으며, 실리콘이 드러난 트렌치 내벽에만 열산화막인 라이너 산화막(16)이 성장된다. 이후, 실리콘웨이퍼(11) 전면에 상압 화학 기상 증착으로 산화막(17)을 두껍게 증착하여 트렌치를 매입하고, 산화막(17)을 어닐링하여 고밀도화(densify)시킨다.
그 다음 도 2d에 도시한 바와 같이, 질화막(13)을 버퍼층으로 산화막(17)을 화학 기계적 연마하여 평탄화한다. 이때, 바람직하게는 모트 패턴과 반대 형상의 리벌스(reverse) 모트 패턴을 마스크로 산화막(17)을 패터닝한 후, 질화막(17)을 버퍼층으로 패터닝된 산화막(17)을 화학 기계적 연마하여 평탄화한다. 이후, 평탄화된 산화막(17)과 스페이서(14, 15)를 마스킹하도록 실리콘웨이퍼 상부에 리벌스 모트 패턴(18)을 형성한다.
그 다음 도 2e에 도시한 바와 같이, 리벌스 모트 패턴(도 2d의 18)을 마스크로 반도체 소자가 형성될 실리콘웨이퍼 상부에 남아 있는 질화막(도 2d의 13)을 식각하여 제거한 후, 리벌스 모트 패턴을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 그러면, 트렌치 상부 에지 부분의 트렌치 매입 산화막(17) 측벽에 질화막(15)을 포함하는 스페이서(14, 15)가 남게 된다. 따라서, 트렌치 상부 에지 부분에 남아 있는 질화막(15)에 의해 트렌치 상부 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 상부 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 홀 식각시 정렬 오차가 발생하여도 트렌치 상부 에지 부분에 남아 있는 질화막(15)이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킨다.
도 3a 내지 도 3e는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(21)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위한 패드 산화막(22)을 일 예로 150Å의 두께로 성장시키고, 패드 산화막(22) 상부에 후속 화학 기계적 연마 공정에서의 버퍼층 역할을 하는 질화막(23)을 일 예로 2000Å의 두께로 화학 기상 증착한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(23)과 패드 산화막(22)을 패터닝하여 모트 패턴(22, 23)을 형성한 후, 실리콘웨이퍼(21) 전면에 화학 기상 증착으로 산화막(24)을 증착하고, 산화막(24) 상부에 화학 기상증착으로 질화막(25)을 증착한다. 이때, 산화막(24)의 화학 기상 증착은 680℃ 내지 720℃ 정도의 온도에서 실시하고, 증착되는 산화막(24)의 두께는 400Å 내지 600Å 정도가 되도록 하며, 질화막(25)의 화학 기상 증착은 760±25℃ 정도의 온도에서 실시하고, 증착되는 질화막(25)의 두께는 500Å 내지 1000Å 정도가 되도록 한다.
그 다음 도 3b에 도시한 바와 같이, 모트 패턴(22, 23)의 상부 측벽보다 하부 측벽에서 질화막(25)이 일정 폭(L2) 만큼 크게, 'ㄴ'자 형태가 되도록 질화막(25)과 산화막(24)을 패터닝하여 트렌치가 형성될 부분의 실리콘웨이퍼(21)가 드러나도록 한다. 이때, 모트 패턴(22, 23) 하부 측벽에서 'ㄴ'자 형태로 돌출되는 질화막(25)의 폭(L2)은 300Å 내지 500Å 정도가 되도록 한다. 이후, 패터닝된 질화막(25)을 마스크로 드러난 실리콘웨이퍼(21)를 일정 깊이 만큼 식각하여 트렌치를 형성하고, 실리콘웨이퍼(21)를 열산화한다. 그러면, 질화막(25)이 상부에 형성된 실리콘웨이퍼 표면에는 열산화막이 성장되지 않으며, 실리콘이 드러난 트렌치 내벽에만 열산화막인 라이너 산화막(26)이 성장된다.
그 다음 도 3c에 도시한 바와 같이, 실리콘웨이퍼(21) 전면에 상압 화학 기상 증착으로 산화막(27)을 두껍게 증착하여 트렌치를 매입하고, 산화막(27)을 어닐링하여 고밀도화시킴으로써 미세 반도체 소자에서 요구하는 충분한 소자 격리 특성을 갖도록 한다.
그 다음 도 3d에 도시한 바와 같이, 모트 패턴(22, 23)의 질화막(23)을 버퍼층으로 산화막(27)을 화학 기계적 연마하여 평탄화한다. 이때, 바람직하게는 모트패턴(22, 23)과 반대 형상의 리벌스 모트 패턴을 마스크로 산화막(27)을 패터닝한 후, 질화막(23)을 마스크로 패터닝된 산화막(27)을 화학 기계적 연마하여 평탄화한다. 이후, 트렌치 영역 상부에 리벌스 모트 패턴(28)을 형성하여 트렌치를 매입하고 있는 산화막(27)과 모트 패턴(22, 23) 측벽의 산화막(24) 및 질화막(25)을 마스킹한다.
그 다음 도 3e에 도시한 바와 같이, 리벌스 모트 패턴(도 3d의 28)을 마스크로 반도체 소자가 형성될 실리콘웨이퍼 상부에 남아 있는 질화막(도 3d의 23)을 식각하여 제거한 후, 리벌스 모트 패턴을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 그러면, 트렌치 상부 에지 부분의 트렌치 매입 산화막(27) 측벽에 질화막(25)이 남게 된다. 따라서, 트렌치 상부 에지 부분에 남아 있는 질화막(25)에 의해 트렌치 상부 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 상부 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 홀 식각시 정렬 오차가 발생하여도 트렌치 상부 에지 부분에 남아 있는 질화막(25)이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킨다.
이와 같은 실시예에서는 트렌치 에지 부분에 질화막을 형성하기 위한 질화막의 화학 기상 증착 이전에 산화막을 증착하여 모트 패턴에 의해 드러난 실리콘웨이퍼와 증착되는 질화막 사이의 응력을 감소시켰지만, 이와는 달리 모트 패턴을 형성할 때, 화학 기계적 연마 공정의 버퍼층 역할을 하는 질화막만 패터닝함으로써 별도의 산화막 증착없이 패드 산화막을 이용하여 응력을 감소시킬 수도 있다.
이와 같이 본 발명은 트렌치 상부 에지 부분에 질화막을 형성함으로써 트렌치 상부 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 상부 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 홀 식각시 정렬 오차가 발생하여도 트렌치 상부 에지 부분에 남아있는 질화막이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
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- 실리콘웨이퍼 상부에 패드 산화막과 제 1질화막을 형성하고, 트렌치 패턴이 형성된 마스크로 패터닝하여 모트 패턴을 형성하는 단계와;상기 실리콘웨이퍼 전면에 제 1산화막과 제 2질화막을 증착한 후, 상기 모트 패턴의 측벽에 'ㄴ'자 형태가 되도록 패터닝하여 트렌치가 형성될 부분의 실리콘웨이퍼가 드러나도록 하는 단계와;상기 패터닝된 제 2질화막을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성한 후, 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계와;상기 실리콘웨이퍼 전면에 제 2산화막을 두껍게 증착하여 상기 트렌치를 매입한 후, 상기 제 2산화막을 어닐링하여 고밀도화시키는 단계와;상기 모트 패턴의 제 1질화막을 버퍼층으로 상기 제 2산화막을 화학 기계적 연마하여 평탄화하는 단계와;상기 모트 패턴과 반대 형상의 리벌스 모트 패턴을 통해 상기 제 1질화막을 제거하는 단계를 포함하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 4 항에 있어서, 상기 제 1산화막의 증착은 680℃ 내지 720℃의 온도에서화학 기상 증착으로 실시하며, 증착되는 제 1산화막의 두께는 400Å 내지 600Å이 되도록 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 4 항에 있어서, 상기 제 2질화막의 증착은 760±25℃의 온도에서 화학 기상 증착으로 실시하며, 증착되는 제 2질화막의 두께는 500Å 내지 1000Å이 되도록 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 실리콘웨이퍼 전면에 제 1산화막과 제 2질화막을 증착한 후, 상기 모트 패턴의 측벽에 'ㄴ'자 형태가 되도록 패터닝하여 트렌치가 형성될 부분의 실리콘웨이퍼가 드러나도록 하는 단계에서,상기 모트 패턴의 측벽에서 'ㄴ'자 형태로 돌출되는 상기 제 2질화막의 폭은 300Å 내지 500Å가 되도록 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
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|---|---|---|---|---|
| KR100826789B1 (ko) * | 2002-12-05 | 2008-04-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| KR100829366B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
Families Citing this family (3)
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|---|---|---|---|---|
| KR100389923B1 (ko) * | 2001-01-16 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법 |
| KR100829686B1 (ko) * | 2001-12-20 | 2008-05-16 | 주식회사 포스코 | 리크레이머의 접근 감지장치 |
| KR100840469B1 (ko) * | 2007-04-27 | 2008-06-20 | 동부일렉트로닉스 주식회사 | Ｓｔｉ 디봇을 방지하기 위한 마스크 패턴 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970018372A (ko) * | 1995-09-21 | 1997-04-30 | 김광호 | 반도체 장치의 소자 분리방법 |
| KR19980025838A (ko) * | 1996-10-05 | 1998-07-15 | 김광호 | 반도체 장치의 소자 분리막 형성방법 |
| KR19980067721A (ko) * | 1997-02-11 | 1998-10-15 | 문정환 | 반도체소자의 격리막 형성방법 |
| KR19990010199A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 반도체장치의 트렌치소자분리 형성방법 |
-
1999
- 1999-06-02 KR KR1019990020271A patent/KR100325609B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970018372A (ko) * | 1995-09-21 | 1997-04-30 | 김광호 | 반도체 장치의 소자 분리방법 |
| KR19980025838A (ko) * | 1996-10-05 | 1998-07-15 | 김광호 | 반도체 장치의 소자 분리막 형성방법 |
| KR19980067721A (ko) * | 1997-02-11 | 1998-10-15 | 문정환 | 반도체소자의 격리막 형성방법 |
| KR19990010199A (ko) * | 1997-07-15 | 1999-02-05 | 윤종용 | 반도체장치의 트렌치소자분리 형성방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826789B1 (ko) * | 2002-12-05 | 2008-04-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| KR100829366B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
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