KR100840469B1 - Ｓｔｉ 디봇을 방지하기 위한 마스크 패턴 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000206 photolithography Methods 0.000 claims abstract description 10
- 239000000126 substance Substances 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 230000002265 prevention Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 33
- 244000208734 Pisonia aculeata Species 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 STI 디봇을 방지하기 위한 마스크 패턴 형성방법에 관한 것으로서, 상세하게는 STI 형성과정에서 기존의 풀백공정과 이에 수반하는 습식공정을 생략하고 CMP 공정이후에 산화물의 증착과 사진식각공정을 거치게 되는 STI 디봇을 방지하기 위한 마스크 패턴 형성방법에 관한 것이다.
본 발명에 의한 디봇개선을 위한 반도체 소자 제조 방법은 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 STI를 형성하는 단계; 상기 STI가 형성된 상기 반도체 기판상에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 상기 질화막의 상부까지 상기 반도체 기판을 평탄화하는 단계; 습식공정을 이용하여 상기 질화막을 제거하는 단계; 상기 질화막이 제거된 상기 반도체 기판상에 상기 산화물과 동일한 산화물을 증착시키는 단계; 사진식각공정을 통하여 상기 STI 상부에 상기 STI의 폭보다 넓은 폭을 가지는 디봇 방지용 마진을 형성하는 단계;를 포함하는 것을 특징으로 한다.
디봇, STI, 풀백공정, 트렌치,
Description
도 1은 디봇이 발생한 STI 단면도,
도 2a 내지 도 2d는 기존 풀백공정을 이용한 STI 형성 공정도,
도 3a 내지 도 3h는 본 발명에 의한 STI 형성 공정도이다.
도면의 주요 부분에 대한 주요 기호의 설명
21: 반도체 기판 22: 산화막
23: 질화막 25: STI
26: 산화물 29: 마진
30: 마진이 있는 STI
본 발명은 STI 디봇을 방지하기 위한 마스크 패턴 형성방법에 관한 것으로서, 상세하게는 STI 형성과정에서 기존의 풀백공정과 이에 수반하는 습식공정을 생 략하고 CMP 공정이후에 산화물의 증착과 사진식각공정을 거치게 되는 STI 디봇을 방지하기 위한 마스크 패턴 형성방법에 관한 것이다.
반도체 회로를 형성하기 위해서는 반도체 기판위에 무수히 많은 저항, 트랜지스터, 다이오드등이 형성되어져야 하며, 이러한 각각의 소자들은 전기적으로 분리될 필요가 있다. 또한 반도체 소자가 점차 고집적화되어감에 따라 이러한 소자들을 분리시키기 위한 반도체 소자의 분리막도 그 크기를 축소하는 다양한 방법들이 제안되고 있다.
과거 0.25㎛보다 큰 특성을 가지는 소자를 분리시키기 위하여 일반적으로 사용되고 있는 방법으로는 실리콘 부분 산화법(LOCOS, Local Oxidation of Silicon)이 있었다. 그러나 실리콘 부분산화법에서는 질화막 측면으로 산소가 일부 침투하여 질화막 측면 하부에 산화막이 형성되어서 질화막의 가장자리가 약간 들어올라가게 된다. 이러한 현상은 새의 부리효과(bird's beak effect)라 한다. 이러한 현상은 실리콘 부분 산화공정의 원하지 않는 부산물이다.
따라서 이러한 문제점을 극복하면서 0.25㎛이하 기술로서 대두된 것이 STI ( Shallow Trench Isolation)이다. STI의 주요한 유전체 물질은 증착된 산화물이다. 그러나 이러한 STI 생성과정에서 도 1에서 보는 바와 같이 STI의 양 끝단의 산화막이 움푹 파이는 디봇(DIVOT)이 발생하게 된다. 즉, 반도체 기판(1)상에 STI(2)가 형성되어지고, 상기 STI(2)의 끝단으로 디봇(3)이 발생하게 된다.
이러한 디봇은 어느정도이상의 크기가 되면 누설전류의 증가, 험프(hump) 현상, 단락(short)현상을 일으키는 문제를 발생시킬 수 있으므로, 이의 발생을 최대한 억제하는 것이 중요하다.
이러한 디봇을 제거하기 위하여 풀백(pull back)공정을 사용하고 있다. 이러한 풀백공정을 이용한 STI 공정에 대하여 살펴본다.
도 2a 내지 도 2d는 STI 공정도이다. 도 2a에서 보는 바와 같이 반도체 기판위에 산화막(11)을 증착시키고, 그 위에 질화막(12), TEOS 산화막(13)을 차례로 증착시켜서 다층 절연막을 형성시킨다. 다음으로 사진식각공정을 이용하여 STI를 생성시키고자 하는 부분의 도 2b에서의 트렌치(15)를 형성시킨다.
다음으로는 풀백공정을 이용하여 상기 질화막(12)에서 개구부(14)로부터 일정거리(16)를 인산용액을 이용한 습식식각으로 도 2c와 같은 형상이 되도록한다. 이 후 산화막(17)을 채위넣은 후, 화학적 기계적 연마공정, 식각등의 공정을 통하여 다층 절연막을 제거함으로서 STI 공정을 마무리한다.
이러한 풀백공정을 사용함으로 인하여 실제 STI보다 조금 넓게 패턴을 형성함으로서 STI 디봇을 방지할 수 있으나, 습식식각은 다른 패턴에 영향을 주지 않는 범위내에서 깊이 파고드는 것도 한계가 있기 때문에 STI 디봇을 완벽하게 방지하기에는 문제가 있다.
본 발명은 STI 형성이후에 STI와 같은 물질로 마스크 패턴을 형성함으로서 기존의 풀백공정을 대체할 수 있으며, 이로서 STI 디봇을 더욱 효과적으로 방지하여 수율 향상에 기여할 수 있는 STI 디봇을 방지하기 위한 마스크 패턴 형성방법을 제공함에 그 목적이 있다.
본 발명에 의한 STI 디봇을 방지하기 위한 마스크 패턴 형성방법은, 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판을 소정의 깊이로 식각하여 STI를 형성하는 단계; 상기 STI가 형성된 상기 반도체 기판상에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 상기 질화막의 상면까지 상기 산화물을 연마하여 평탄화하는 단계; 습식공정을 이용하여 상기 질화막을 제거하는 단계; 상기 질화막이 제거된 상기 반도체 기판상에 상기 산화물과 동일한 산화물을 증착시키는 단계;및 사진식각공정을 통하여 상기 STI 상부에 상기 STI의 폭보다 넓은 폭을 가지는 디봇 방지용 마진을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 산화물은 TEOS인 것을 특징으로 한다.
이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.
도 3a 내지 도 3h은 본 발명에 의한 반도체 소자 제조 방법을 도시한 것이다. 본 발명에 의한 반도체 소자의 제조방법은 먼저 반도체 기판(21)위에 패드 산화막(22)과 질화막(23)을 차례로 증착시켜서, 도 3a과 같은 형상이 되도록 한다. 여기서 패드 산화막(22)은 반도체기판과 질화막(23)사이의 스트레스를 방지하는 역할을 수행하게 되며, 질화막(23)은 STI 산화막 식각과정동안 활성영역을 보호하는 하드 마스크로서의 역할을 수행하면서 동시에 화학적 기계적 평탄화 과정(CMP)에서 연마정지층으로서의 역할도 수행하게 된다.
다음으로 사진식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 STI를 형성하게 된다. 즉, 증착된 질화막(23)위에 STI를 형성하기 위하여 포토레지스트(24)를 도포시키고, 마스크 패턴을 웨이퍼 위에 전사한 후, 현상과정을 거치면서 패터닝된다. 이 후 식각을 통하여 질화막(23), 산화막(22)과 반도체 기판부(21)를 소정의 깊이까지 식각하게 되어 도 3b와 같은 형태가 되도록 한다.
또한 상기 트렌치는 추후 산화물(26)로 채워지는 과정에서 보이드(void)가 발생하는 것을 최대한 억제하기 위하여 STI(25)의 하부로 갈수록 점점 좁아지는 형태를 이룰 수도 있다.
다음으로 상기 STI에 산화물을 증착시키게 된다. 즉, 반도체 기판(21)상에 형성된 STI(25)에는 반도체 소자를 분리시키기 위한 소자 분리막을 형성하기 위하여 STI(25)는 산화물(26)로 채워야 한다.
이를 위해 먼저 STI(25)의 실리콘과 증착될 산화물(26) 사이의 경계면을 향상시키기 위하여 STI(25)의 노출된 표면에 산화막(27)을 형성한다. 고온 산화로(furnace)에서 산화막(27)이 STI(25)의 노출된 우물에서 성장하게 된다. 이 과정에서 질화막(23)은 산소 확산을 막아서 산화막(27)이 STI(25)에만 형성되도록 한다.
이 후 반도체 기판(21) 전면에 걸쳐서 산화물을 증착시켜서 도 3c과 같은 형상이 되도록 한다. 여기서 사용되는 산화물에 대해서는 특별한 제한은 없지만, TEOS를 사용하는 것이 바람직하며, 이러한 산화물의 증착 공정은 저압화학적기상증착(LPCVD)로를 사용하는 확산 또는 다양한 산화막 CVD를 사용하는 박막공정에서 수행된다.
다음으로 화학적 기계적 평탄화(CMP)를 이용하여 반도체 기판 상부면을 평탄화시킨다. 화학적 기계적 평탄화과정을 통하여 질화막(23)의 상부면까지 연마되어 진다. 이 과정에서 산화막보다 더 단단한 물질인 질화막은 연마정지층으로서 사용될 수 있다. 화학적 기계적 평탄화를 거치게 되면 도 3d와 같은 반도체 상부는 평탄화된다.
다음으로 질화막(23)을 제거하기 위하여 습식공정을 거치게 되어서 도 3e와 같은 형상이 되도록 한다.
다음으로 STI에 채워진 산화물(26)과 동일한 산화물(28)을 증착시키게 된다. 상기 산화물(28)은 특별한 제한은 없지만, 위에서와 마찬가지로 TEOS가 바람직하다(도 3f).
다음으로 사진식각공정을 거쳐서 STI 상부를 제외한 부분의 산화물을 제거하여 도 3h와 같은 형상이 되도록 한다. 이를 위해서 먼저 도 3g와 같이 산화물(28) 위에 STI의 상부 폭보다 넓은 폭을 가지는 마진(margin)(29)이 생길 수 있도록 포토레지스트를 도포시킨 후, 현상 및 식각을 거쳐서 마진(29)을 가지는 STI(30)가 형성될 수 있도록 한다(도 3h). 상기 마진(29) 부분이 있음으로 인하여 디봇이 발생하는 것이 최대한 억제된다.
본 발명을 이용하여 누설전류를 유발시키는 STI디봇을 방지함으로써 소자 신뢰성과 수율을 향상시킬 수 있으며, 아울러 기존의 풀백공정을 생략함으로써 공정의 단순화시킬 수 있다.
Claims (3)
- 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판을 소정의 깊이로 식각하여 STI를 형성하는 단계; 상기 STI가 형성된 상기 반도체 기판상에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 상기 질화막의 상면까지 상기 산화물을 연마하여 평탄화하는 단계; 습식공정을 이용하여 상기 질화막을 제거하는 단계; 상기 질화막이 제거된 상기 반도체 기판상에 상기 산화물과 동일한 산화물을 증착시키는 단계;및 사진식각공정을 통하여 상기 STI 상부에 상기 STI의 폭보다 넓은 폭을 가지는 디봇 방지용 마진을 형성하는 단계;를 포함하는 것을 특징으로 하는 STI 디봇을 방지하기 위한 마스크 패턴 형성방법.
- 제1항에서 있어서, 상기 산화물은 TEOS인 것을 특징으로 하는 STI 디봇을 방지하기 위한 마스크 패턴 형성방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070041307A KR100840469B1 (ko) | 2007-04-27 | 2007-04-27 | Ｓｔｉ 디봇을 방지하기 위한 마스크 패턴 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070041307A KR100840469B1 (ko) | 2007-04-27 | 2007-04-27 | Ｓｔｉ 디봇을 방지하기 위한 마스크 패턴 형성방법 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070041307A KR100840469B1 (ko) | 2007-04-27 | 2007-04-27 | Ｓｔｉ 디봇을 방지하기 위한 마스크 패턴 형성방법 |
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| KR (1) | KR100840469B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |