KR100499409B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체기판상에 패드산화막과 패드질화막을 형성한 후 이들을 선택적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치 양쪽 측벽상부의 패드질화막 일부를 제거하여 상기 트렌치 측벽상부의 패드산화막 일부를 노출시키는 단계; 상기 트렌치를 포함한 결과물의 전체상부에 갭매립산화막을 형성한 후 이를 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 소자분리막 형성방법{Method for forming shallow trench isolation film in semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 트렌치산화막 형성전 패드질화막의 일부를 건식 또는 습식식각에 의해 등방성 식각하여 모트 형성을 방지하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위면적당 집적도를 증가시키기 위해 최근에 소자의 분리막 형성공정은 LOCOS공정에서 STI(Shallow Trench Isolation)공정을 점차 사용하고 있는 실정이다.
이러한 종래의 일반적인 반도체소자의 소자분리막 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 실리콘기판(11)상에 패드산화막(미도시)과 패드질화막(미도시)을 증착한 후 소자분리 마스크패턴(미도시)을 형성한다.
그 다음, 상기 마스크패턴을 마스크로 하여 상기 패드질화막, 상기 패드산화막 및 상기 실리콘기판(11)을 일부 식각하여 트렌치(14)를 형성한다.
이어서, 상기 결과물의 상부에 트렌치 산화막(15)을 형성한 후 CMP(Chemical Mechanical Polishing)공정을 수행하여 트렌치산화막 패턴을 형성한다.
그 다음, 상기 패드질화막을 제거한 후, 웰영역을 형성하기 위한 이온주입공정을 수행하고 게이트산화막(16)과 게이트전도막(17)을 형성한다.
그러나, 상기 웰영역의 형성 및 게이트산화막의 형성시 세정공정을 거치면서 상기 트렌치산화막이 일부 제거되어 모트영역(A)이 발생하는데, 이러한 모트영역(A)은 험프에 의한 소자특성저하를 유발시키는 문제점이 있다.
또한, 이러한 모트영역(A)을 지나가는 게이트전도막(17)에서 역방향 협폭효과(Reverse Narrow Width Effect)가 발생하여 셀의 Vt를 저하시키는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 모트발생을 억제시켜 험프특성을 개선할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 패드산화막과 패드질화막을 형성한 후 이들을 선택적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치에 SAC 측벽산화막, 측벽산화막 및 라이너막을 차례로 증착하는 단계; 상기 트렌치 양쪽 측벽상부의 패드질화막 일부를 제거하여 상기 트렌치 측벽상부의 패드산화막 일부를 노출시키는 단계; 상기 트렌치를 포함한 결과물의 전체상부에 갭매립산화막을 형성한 후 이를 평탄화하는 단계; 및 상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)상에 패드산화막(120)과 패드질화막(140)을 증착한 후 소자분리용 마스크패턴(160)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 소자분리용 마스크패턴(160)을 마스크로 하여 상기 패드질화막(140), 상기 패드산화막(120) 및 상기 실리콘기판(100)을 일부 식각하여 상기 실리콘기판(100)내에 트렌치(170)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 제조공정상 필요에 따라 SAC 측벽산화공정과 측벽산화 및 라이너증착 공정등을 진행한 후, 건식 또는 습식식각의 등방성 식각으로 상기 패드질화막(140)의 일부를 식각한다.
이때, "B" 부분에 도시한 바와 같이 상기 트렌치(170) 측벽상부의 상기 패드질화막(140) 일부를 제거하여 리세스질화막(140a)을 형성함으로써 상기 트렌치(170) 상부의 패드산화막(120)을 일부 노출시킨다.
그 다음, 도 2d에 도시된 바와 같이, 상기 트렌치(170)를 포함한 결과물의 전체상부에 평탄화용산화막(180)을 증착한 후 CMP(Chemical Mechanical Polishing)공정을 진행하여 상기 평탄화용산화막(180)과 상기 리세스질화막(140a)의 상면을 연마한다.
이어서, 상기 리세스질화막(140a)을 제거하여 소자분리막(180)을 완성한다.
그 다음, 도 2e에 도시된 바와 같이, 웰영역을 형성하기 위한 이온주입공정을 진행한 후 게이트산화막(190)과 게이트전도막(200)을 형성한다.
이때, 상기 웰영역과 게이트산화막 형성시 세정공정을 거쳤어도 소자분리막의 "C" 부분에 도시한 바와 같이 모트가 발생하지 않는다.
상술한 바와 같이, 본 발명은 소자분리막 형성시 모트 발생을 방지하여 트랜지스터 험프현상과 역방향 협폭 효과에 의한 Vt저하를 방지할 수 있다는효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 반도체기판 120 : 패드산화막
140 : 패드질화막 140a : 리세스질화막
160 : 소자분리 마스크패턴 170 : 트렌치
180 : 평탄화용 산화막 190 : 게이트산화막
200 : 게이트전도막

Claims (6)

  1. 반도체기판상에 패드산화막과 패드질화막을 형성한 후 이들을 선택적으로 제거하여 상기 반도체기판내에 트렌치를 형성하는 단계;
    상기 트렌치에 SAC 측벽산화막, 측벽산화막 및 라이너막을 차례로 증착하는 단계;
    상기 트렌치 양쪽 측벽상부의 패드질화막 일부를 제거하여 상기 트렌치 측벽상부의 패드산화막 일부를 노출시키는 단계;
    상기 트렌치를 포함한 결과물의 전체상부에 갭매립산화막을 형성한 후 이를 평탄화하는 단계; 및
    상기 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 패드질화막은 건식 또는 습식식각의 등방성 식각에 의해 식각하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 습식식각은 인산, 과산화수소 또는 초순수를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 패드질화막을 제거한 후 게이트산화막과 게이트전도막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 5 항에 있어서, 상기 게이트산화막 형성시 세정단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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