KR100787762B1 - 디봇 개선을 위한 반도체 소자 제조 방법 - Google Patents

디봇 개선을 위한 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 건식식각을 이용하여 디봇의 발생을 억제하는 디봇개선을 위한 반도체 소자 제조 방법에 관한 것이다.
본 발명에 의한 반도체 소자 제조 방법은 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 얕은 트렌치를 형성하는 단계; 상기 얕은 트렌치에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 평탄화시키는 단계; 평탄화된 상기 반도체 기판의 상면을 고밀도화시키는 단계; 고밀도화된 반도체 기판의 상면을 건식식각하는 단계; 질화막과 패드산화막을 제거하는 단계를 포함한다.
디봇, 건식식각, 습식식각, RF, STI

Description

디봇 개선을 위한 반도체 소자 제조 방법{Semiconductor device producing method to prevent divot}
도 1 내지 도 7은 본 발명에 의한 디봇 개선을 위한 반도체 소자의 제조 방법을 순차적으로 보여주는 도면,
도 8은 기존 공정을 거친 후에 발생한 디봇을 보여주는 도면이다.
* 도면의 주요 부분에 대한 주요 기호의 설명
13 : 디봇 21 : 반도체 기판
22 : 패드산화막 23 : 질화막
24 : 포토레지스트 25 : 얕은 트렌치
26 : 산화막 27 : 질화산화막
본 발명은 반도체 소자 격리막 형성방법에 관한 것으로서, 상세하게는 건식식각을 이용하여 디봇의 발생을 억제하는 디봇개선을 위한 반도체 소자 제조 방법 에 관한 것이다.
반도체 회로를 형성하기 위해서는 반도체 기판위에 무수히 많은 저항, 트랜지스터, 다이오드등이 형성되어져야 하며, 이러한 각각의 소자들은 전기적으로 분리될 필요가 있다. 또한 반도체 소자가 점차 고집적화되어감에 따라 이러한 소자들을 분리시키기 위한 반도체 소자의 분리막도 그 크기를 축소하는 다양한 방법들이 제안되고 있다.
과거 0.25㎛보다 큰 특성을 가지는 소자를 분리시키기 위하여 일반적으로 사용되고 있는 방법으로는 실리콘 부분 산화법(LOCOS, Local Oxidation of Silicon)이 있었다. 그러나 실리콘 부분산화법에서는 질화막 측면으로 산소가 일부 침투하여 질화막 측면 하부에 산화막이 형성되어서 질화막의 가장자리가 약간 들어올라가게 된다. 이러한 현상은 새의 부리효과(bird's beak effect)라 한다. 이러한 현상은 실리콘 부분 산화공정의 원하지 않는 부산물이다.
따라서 이러한 문제점을 극복하면서 0.25㎛이하 기술로서 대두된 것이 얕은 트렌치 분리(STI, Shallow Trench Isolation)이다. STI의 주요한 유전체 물질은 증착된 산화물이다. 이러한 STI 공정은 산화막을 증착시킨후에 이를 습식식각을 하는 공정을 거치게 된다. 산화막으로서 USG(Undoped silicate glass), TEOS(Tetra-ethyl-ortho-silicate), HTO(High Temperature Oxide) 및 이들을 조합하여 사용하 고 있다. 또한 실리콘과 상기 산화막사이의 경계면을 향상시키기 위하여 얕은 트렌치의 노출된 표면에 라이너(liner) 산화막을 형성한다.
그러나 이러한 라이너 산화막은 습식식각과정에서 TEOS등의 산화막에 비하여 습식식각이 상대적으로 빠르게 진행된다. 따라서 습식식각이 진행될 경우, 상기 라이너 산화막은 TEOS등의 산화막에 비하여 빠르게 식각된다. 그 결과 도 8에서 보는 바와 같은 STI의 양 끝단의 산화막이 움푹 파이는 디봇(DIVOT)이 발생하게 된다. 즉, 반도체 기판(11)상에 STI(12)가 형성되어지고, 상기 STI(12)의 끝단으로 디봇(13)이 발생하게 된다.
이러한 디봇은 어느정도이상의 크기가 되면 누설전류의 증가, 험프(hump) 현상, 단락(short)현상을 일으키는 문제를 발생시킬 수 있으므로, 이의 발생을 최대한 억제하는 것이 중요하다.
본 발명은 상기된 문제점을 해결하기 위하여 안출된 것으로서, 디봇의 발생을 억제하기 위한 건식식각을 이용한 반도체 소자 제조 방법을 제공함에 그 목적이 있다.
본 발명에 의한 반도체 소자 제조 방법은 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 얕은 트렌치를 형성하는 단계; 상기 얕은 트렌치에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 평탄화시키는 단계; 평탄화된 상기 반도체 기판의 상면을 고밀도화시키는 단계; 고밀도화된 반도체 기판의 상면을 건식식각하는 단계; 질화막과 패드산화막을 제거하는 단계를 포함한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 건식식각은 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mTorr, Ar 180~220sccm, CF4 45~55sccm, CHF3 9~11sccm, O2 8~10sccm의 조건하에서 6~8초간 실시하는 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 고밀도화는 1100~1200℃에서 3~5시간 실시하는 어닐링인 것을 특징으로 한다.
이하 예시도면을 참조하면서 본 발명에 대하여 상세히 설명한다. 다만 이러한 설명은 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시하게 하기 위함이지, 이로써 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 7은 본 발명에 의한 반도체 소자 제조 방법을 도시한 것이다. 본 발명에 의한 반도체 소자의 제조방법은 먼저 반도체 기판(21)위에 패드 산화막(22)과 질화막(23)을 차례로 증착시켜서, 도 1과 같은 형상이 되도록 한다. 여기서 패드 산화막(22)은 반도체기판과 질화막(23)사이의 스트레스를 방지하는 역할을 수행하게 되며, 질화막(23)은 STI 산화막 식각과정동안 활성영역을 보호하는 하드 마스크로서의 역할을 수행하면서 동시에 화학적 기계적 평탄화 과정(CMP)에서 연마정지층으로서의 역할도 수행하게 된다.
다음으로 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 얕은 트렌치를 형성하게 된다. 즉, 증착된 질화막(23)위에 얕은 트렌치를 형성하기 위하여 포토레지스트(24)를 도포시키고, 마스크 패턴을 웨이퍼 위에 전사한 후, 현상과정을 거치면서 패터닝된다. 이 후 식각을 통하여 질화막(23), 산화막(22)과 반도체 기판부(21)를 소정의 깊이까지 식각하게 되어 도 2와 같은 형태가 되도록 한다.
식각과정은 먼저 CHF3 또는 CF4를 이용하여 노광부의 질화막(23)과 산화막(22)을 제거한 후, 다시 남은 질화막(23)과 산화막(22)을 마스크로 이용하여 Cl2 또는 BCl3를 이용하여 반도체 기판(21)을 소정의 깊이까지 식각하여 얕은 트렌치(25)를 형성하게 된다.
또한 상기 트렌치는 추후 산화물(26)로 채워지는 과정에서 보이드(void)가 발생하는 것을 최대한 억제하기 위하여 얕은 트렌치(25)의 하부로 갈수록 점점 좁아지는 형태를 이룰 수도 있다.
다음으로 상기 얕은 트렌치에 산화물을 증착시키게 된다. 즉, 반도체 기판(21)상에 형성된 얕은 트렌치(25)에는 반도체 소자를 분리시키기 위한 소자 분리막을 형성하기 위하여 얕은 트렌치(25)는 산화물(26)로 채워야 한다.
이를 위해 먼저 얕은 트렌치(25)의 실리콘과 증착될 산화막 사이의 경계면을 향상시키기 위하여 얕은 트렌치의 노출된 표면에 라이너 산화막(미도시)을 형성한다. 고온 산화로(furnace)에서 산화막이 얕은 트렌치(25)의 노출된 우물에서 성장하게 된다. 이 과정에서 질화막(23)은 산소 확산을 막아서 라이너 산화막이 얕은 트렌치(25)에만 형성되도록 한다.
이 후 반도체 기판(21) 전면에 걸쳐서 산화물을 증착시켜서 도 3과 같은 형상이 되도록 한다. 여기서 사용되는 산화물로는 TEOS가 일반적으로 사용되고 있으며, 이러한 산화물의 증착 공정은 저압화학적기상증착(LPCVD)로를 사용하는 확산 또는 다양한 산화막 CVD를 사용하는 박막공정에서 수행된다.
다음으로 화학적 기계적 평탄화(CMP)를 이용하여 반도체 기판 상부면을 평탄화시킨다. 화학적 기계적 평탄화과정을 통하여 질화막의 상부면까지 연마되어 진다. 이 과정에서 산화막보다 더 단단한 물질인 질화막은 연마정지층으로서 사용될 수 있다. 화학적 기계적 평탄화를 거치게 되면 도 4와 같은 반도체 상부는 평탄화된다.
다음으로 평탄화된 상기 반도체 기판의 상면을 고밀도화시킨다. 이는 상기된 과정을 거쳐서 형성된 반도체의 상부면은 그 구조가 엉성하고 밀도가 낮기 때문에 이를 고밀도화(densify)시키는 작업을 하는 것이다. 이러한 고밀도화는 1100~1200℃의 온도에서 3~5시간 어닐링(annealing)을 실시하면서 이루어진다. 이 범위를 벗어나면 어닐링의 효과를 얻기 어렵다. 이러한 어닐링 과정을 거치면서 산화막(26)의 구조가 고밀도화되어 디봇의 발생을 최대한 억제할 수 있다. 다만 이 과정에서 질화물(23)의 상부에 질화산화막(27)이 약 200Å의 두께로 형성되어서 도 5와 같은 형상이 만들어진다.
종래에는 질화산화막(27)을 제거하기 위하여 습식식각공정을 거치게 되고, 습식식각과정에서 식각율이 높은 산화막(26)의 가장자리 부분이 식각되어서 디봇이 발생하게 된다. 따라서 본 발명에서는 이를 방지하기 위하여 습식식각이 아닌 건식식각을 진행하게 된다. 상기 건식식각은 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mTorr, Ar 180~220sccm, CF4 45~55sccm, CHF3 9~11sccm, O2 8~10sccm의 조건하에서 6~8초간 실시한다. 이 범위를 벗어나면 원하는대로 식각이 일어나지 않거나 식각이 정지될 수 있기 때문이다.
반도체 기판의 전면에 대하여 건식식각을 진행하므로, 상기된 질화산화막(27)이 제거될 뿐 아니라, 얕은 트렌치(25)에 채워진 충진물인 산화막(26)도 일부 식각되어져서 도 6과 같은 형상이 된다. 다만 습식식각공정을 진행하지 않음으로 인하여 디봇이 생겨나지 않는다.
마지막으로 질화막과 패드 산화막을 제거하게 되는데, 질화막(23)은 뜨거운 인산용액을 사용하여 제거하고, 패드 산화막(22)은 세정공정등을 통하여 제거되어져서 도 7과 같이 절연막(26)만 남는 형상이 형성된다.
본 발명을 이용하여 반도체 소자 분리막을 형성함으로서 디봇을 발생을 억제하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판위에 패드산화막과 질화막을 차례로 증착시키는 단계; 포토리소그래피 및 식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 얕은 트렌치를 형성하는 단계; 상기 얕은 트렌치에 산화물을 증착시키는 단계; 화학적 기계적 평탄화를 이용하여 평탄화시키는 단계; 평탄화된 상기 반도체 기판의 상면을 고밀도화시키는 단계; 고밀도화된 반도체 기판의 상면을 27MHz RF 파워 380~420W, 2MHz RF 파워 380~420W, 압력 140~160mTorr, Ar 180~220sccm, CF4 45~55sccm, CHF3 9~11sccm, O2 8~10sccm의 조건하에서 6~8초간 건식식각하는 단계; 질화막과 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 디봇개선을 위한 반도체 소자 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 고밀도화는 1100~1200℃에서 3~5시간 실시하는 어닐링인 것을 특징으로 하는 디봇개선을 위한 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012266A (ko) * 1996-07-29 1998-04-30 김광호 반도체장치의 소자분리방법
KR19990080169A (ko) * 1998-04-14 1999-11-05 김규현 트랜치 구조를 이용한 반도체 소자의 절연막 형성방법
KR20050020238A (ko) * 2003-08-21 2005-03-04 매그나칩 반도체 유한회사 반도체 장치의 소자 분리막 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980012266A (ko) * 1996-07-29 1998-04-30 김광호 반도체장치의 소자분리방법
KR19990080169A (ko) * 1998-04-14 1999-11-05 김규현 트랜치 구조를 이용한 반도체 소자의 절연막 형성방법
KR20050020238A (ko) * 2003-08-21 2005-03-04 매그나칩 반도체 유한회사 반도체 장치의 소자 분리막 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880227B1 (ko) 2007-10-09 2009-01-28 주식회사 동부하이텍 플래시 메모리 소자의 제조방법

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