KR100880227B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 기생 트랜지스터를 제거할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판의 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 주입 공정을 수행하는 단계와, 상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 리세스(Recess) 공정을 수행하는 단계와, 상기 반도체 기판 전면에 CV 주입 공정을 진행하는 단계와, 상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막을 포함한 반도체 기판 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 패터닝하여 플로팅 게이트 도전막 패턴을 형성하는 단계와, 상기 플로팅 게이트 도전막 패턴 상에 ONO막을 형성하는 단계와, 상기 ONO막 상에 컨트롤 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
리세스(Recess), 플래시 메모리
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 기생 트랜지스터를 제거할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중 에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면이다.
도 1에 도시한 바와 같이, 컨트롤 게이트 영역인 다수의 워드 라인(1, word line)이 배치되고, 워드 라인(1)과 교차하여 비트라인(3, bit line)이 배치된다. 워드 라인(1)과 비트 라인(3)이 교차하는 지점에 플로팅 게이트(4)가 배치된다. 비트 라인(3)에 전기적으로 연결된 드레인 콘택(5)이 배치된다. 워드 라인(1)들 사이에는 공통 소스 라인(6)이 배치되며, 공통 소스 라인(6)은 셀 소자로부터 얻은 전류를 흘려주게 된다.
워드 라인(1)에 의해 해당 셀 소자가 선택되고, 비트 라인(3)으로 공급된 데이터 신호가 드레인 콘택(5)을 통해 상기 선택된 셀 소자에 저장되거나 상기 선택된 셀 소자에 저장된 데이터 신호가 드레인 콘택(5)을 통해 비트 라인(3)으로 공급될 수 있다.
도 2는 도 1의 플래시 메모리 소자의 A-A' 라인을 따라 절단한 단면도이다.
도 2에 도시된 바와 같이, 셀 소자를 구획하기 위해 형성된 소자분리막(101)을 포함하는 반도체 기판(100)과, 소자분리막(101)을 제외한 반도체 기판(100) 상에 형성된 터널산화막(102)과, 터널산화막(102)과 소자분리막(101)을 포함한 반도 체 기판(100) 전면에 형성된 제 1 층간절연막(103)과, 제 1 층간절연막(103) 전면에 형성되는 ONO(oxide/nitride/oxide)막(104)과, ONO(oxide/nitride/oxide)막(104) 상에 형성되는 제 2 층간절연막(105)으로 구성된다.
하지만, 이와 같은 종래의 플래시 메모리 소자의 제조공정은 공정 중에 도 2에 B 부분에 도시된 바와 같이, 터널산화막(102)이 형성된 부분의 반도체 기판(100)의 코너 부분이 라운딩(Rounding)되게 되고, 디봇(Divot) 깊이가 증가하게 된다. 이에 따라, 옥사이드가 얇아지는 현상으로 인해 반도체 기판(100)의 코너 영역에 기생 트랜지스터가 형성되게 된다. 이러한 기생 트랜지스터가 형성될 경우 도 3에 도시된 바와 같이, 험프(Hump) 특성에서 두 개의 트랜지스터 특성이 나타나게 되고, 셀 소자의 전압 분포가 넓어지는 문제점을 가지고 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 기생 트랜지스터를 제거할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판의 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 웰 형성을 위한 이온 주입 공정을 수행하는 단계와, 상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 리세스(Recess) 공정을 수행하는 단계와, 상기 반도체 기판 전면에 채널 형성을 위한 이온 주입 공정을 진행하는 단계와, 상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막을 포함한 반도체 기판 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 패터닝하여 플로팅 게이트 도전막 패턴을 형성하는 단계와, 상기 플로팅 게이트 도전막 패턴 상에 ONO막을 형성하는 단계와, 상기 ONO막 상에 컨트롤 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 셀 영역의 액티브 리세스(Active Recess)를 이용하여 코너 영역에 의해 발생되는 옥사이드가 얇아지는 현상을 제거함으로써 기생 트랜지스터를 제거할 수 있으며, 셀의 전압 분포를 좁게 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 4a 내지 도 4g는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200) 위에 하드 마스크막을 순차적으로 증착한다. 하드 마스크막은 패드산화막(201), 질화막(202) 및 산화막(203)이 순차적으로 적층되는 구조로 이루어진다.
이 경우 질화막(202)는 실리콘나이트라이드(SiN)로 형성되며, 후술할 공정에서 시행하는 화학 기계적 연마(Chemical Mechanical Polishing: CMP)시 정지막(Stop layer)으로 사용된다. 패드산화막(201)은 이러한 질화막(202)으로 인한 스트레스를 제거하기 위한 버퍼(Buffer) 역할을 한다. 상부의 산화막(203)은 TEOS(tetraethyl orthosilicate)으로 형성되고 후술할 공정에서 시행하는 RIE(Reactive Ion Etching)시 마스크로 사용된다.
이후, 활성영역을 형성하기 위해 마스크를 이용한 노광 및 현상공정으로 산화막(203) 위에 소자분리막이 형성될 산화막(203) 표면을 노출시키는 개구부들(204)을 갖는 포토레지스트막 패턴(205)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 포토레지스트막 패턴(205)을 식각마스크로 한 RIE 식각공정으로 산화막(203), 질화막(202) 및 패드산화막(201)의 노출 부분을 순차적으로 제거하여 하드 마스크막 패턴(211, 212, 213)을 형성한다. 이 하드 마스크막 패턴은 패드 산화막 패턴(211), 질화막 패턴(212) 및 산화막 패턴(213)이 순차적으로 적층되는 구조로 이루어진다. 하드 마스크막 패턴을 형성한 후에는 포토레지스트막 패턴(205)을 제거한다. 다음으로 하드 마스크막 패턴(211, 212, 213)을 식각마스크로 한 RIE 식각공정으로 반도체 기판(200)의 노출 표면을 일정 깊이로 식각하여 트랜치(215)를 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 트랜치(215)가 매립되도록 반도체 기판(200) 전면에 매립 절연막(217)을 형성한다. 매립 절연막(217)은 HDP-USG(High Density Plasma-Undoped Silicate Glass)막으로 형성할 수 있다.
이후, 도 4d에 도시된 바와 같이, 매립 절연막(217)에 CMP를 이용한 평탄화 공정을 수행하여 트랜치 소자분리막(219)을 형성한 후, 질화막 패턴(212) 상에 남아있을 수 있는 매립 절연막(217)을 제거한다. 이로 인해 매립절연막(217)이 남을 경우 후술할 공정인 질화막 패턴(212) 제거가 안될 수 있는 경우를 방지할 수 있다. 이어서, 세정공정을 통해 패드 산화막 패턴(211), 질화막 패턴(212) 및 산화막 패턴(213)을 제거하고, 트랜치 소자분리막(219) 영역 외에 반도체 기판(200) 상에 스크린 산화막(220)을 형성한다. 이러한 스크린 산화막(220)은 후술할 공정에서 실시하는 이온 주입 공정 중 발생할 수 있는 반도체 기판(200) 표면의 손상을 줄이기 위해 형성된다.
이어서, 도 4e에 도시된 바와 같이, 반도체 기판(200) 전면에 웰(Well)(미도시) 형성을 위한 이온 주입공정을 수행한 후, 반도체 기판(200)에 리세스(Recess) 공정을 실행하여 반도체 기판(200)의 액티브 영역을 소정깊이 선택적으로 식각한다. 여기서 리세스 시킬 때 추가의 마스크가 필요없으며, 리세스 시키는 조건은 아래와 같다.
스크린 산화막(220)을 제거하기 위한 BT(Break through)의 조건은 압력(8~12mTorr)/소스 파워(450~550W), 바이어스(Bias) 파워(40~50W)/식각 가스CF(45~55sccm)/공정시간(8~12sec)이고, ME(Main Etch)의 조건은 압력(8~12mTorr)/파워(200~300W)/식각 가스 HBR(120~160sccm)/O2(3~5sccm)/CL2(15sccm~25sccm)/공정시간(5~8sec)이다.
다음으로, 채널 영역 형성을 위한 이온 주입 공정을 진행한 후, 후술할 공정에서 수행할 터널 산화막을 형성하기 전에 세정 공정을 진행한다. 세정 공정 진행시 트랜치 소자분리막(219) 상부에 로스(Loss)가 진행된다. 이때, 로스가 진행되었지만 상술한 리세스 공정에 의해 반도체 기판(200)의 활성영역의 디봇(Divot)이 생성되지 않는다.
이어서, 도 4f에 도시된 바와 같이, 트랜치 소자분리막(219) 영역 외에 반도체 기판(200) 상에 액티브 코너 영역 없이 터널 산화막(222)을 형성한다. 그 후, 트랜치 소자분리막(219) 및 터널 산화막(222) 상에 플로팅 게이트 도전막을 위한 제 1 폴리실리콘막(224)을 형성한다.
그리고, 도 4g에 도시된 바와 같이, 제 1 폴리실리콘막(224)을 패터닝하여 플로팅 게이트도전막으로 사용할 폴리실리콘막 패턴을 형성하고, 전면에 ONO막(228)을 형성한 후, ONO막(228) 위에 컨트롤 게이트 도전막으로서 제 2 폴리실리콘막(230)을 형성한다.
도 1은 종래의 플래시 메모리 소자의 셀 어레이의 레이아웃을 도시한 도면.
도 2는 도 1의 플래시 메모리 소자의 A-A' 라인을 따라 절단한 단면도.
도 3은 종래의 플래시 메모리 소자의 셀의 전압 분포도를 나타낸 도면.
도 4a 내지 도 4g는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.
Claims (5)
- 반도체 기판의 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와,상기 반도체 기판 상에 웰 형성을 위한 이온 주입 공정을 수행하는 단계와,상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 리세스(Recess) 공정을 수행하는 단계와,상기 반도체 기판 전면에 채널 형성을 위한 이온 주입 공정을 진행하는 단계와,상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 터널 산화막을 형성하는 단계와,상기 터널 산화막을 포함한 반도체 기판 전면에 제 1 폴리실리콘막을 형성하는 단계와,상기 폴리실리콘막을 패터닝하고 ONO막을 형성하는 단계와,상기 ONO막 상에 제 2 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 반도체 기판 상에 주입 공정을 수행하기 전에 상기 트랜치 소자분리막 영역 외에 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 리세스(Recess) 공정은BT의 조건이 압력(8~12mTorr)/소스 파워(450~550W), 바이어스(Bias) 파워(40~50W)/CF(45~55sccm)/공정시간(8~12sec)인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 리세스(Recess) 공정은ME(Main Etch)의 조건이 압력(8~12mTorr)/파워(200~300W)/HBR(120~160sccm)/O2(3~5sccm)/CL2(15sccm~25sccm)/공정시간(5~8sec)인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서,상기 터널산화막을 형성하기 전에 세정 공정을 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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2007
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Patent Citations (3)
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