KR100832024B1 - 반도체 소자의 절연막 평탄화방법 - Google Patents
반도체 소자의 절연막 평탄화방법 Download PDFInfo
- Publication number
- KR100832024B1 KR100832024B1 KR1020060134324A KR20060134324A KR100832024B1 KR 100832024 B1 KR100832024 B1 KR 100832024B1 KR 1020060134324 A KR1020060134324 A KR 1020060134324A KR 20060134324 A KR20060134324 A KR 20060134324A KR 100832024 B1 KR100832024 B1 KR 100832024B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- planarization
- insulating film
- induction
- gate electrode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 94
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000005498 polishing Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000001939 inductive effect Effects 0.000 claims abstract 4
- 239000011229 interlayer Substances 0.000 claims description 50
- 230000006698 induction Effects 0.000 claims description 45
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 239000002002 slurry Substances 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 4
- 238000007517 polishing process Methods 0.000 claims 2
- 230000015654 memory Effects 0.000 description 24
- 230000002093 peripheral effect Effects 0.000 description 21
- 239000010410 layer Substances 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000001351 cycling effect Effects 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자 제조공정에 있어서, 서로 다른 영역에 형성된 게이트 전극 상부의 절연막에 발생된 표면 단차를 제거하기 위한 평탄화공정시 상대적으로 단차가 높은 영역에 형성된 게이트 전극 상부 표면이 외부로 노출되는 것을 방지할 수 있는 반도체 소자의 절연막 평탄화방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극이 형성된 기판 상부에 절연막을 형성하는 단계와, 상기 절연막 형성시 발생된 상기 절연막의 단차부를 포함한 상기 절연막 상부면을 따라 상기 절연막보다 연마율이 낮은 평탄화 유도막을 형성하는 단계와, 상기 단차부 내에 상기 평탄화 유도막이 잔류하도록 제1 평탄화공정을 실시하여 상기 절연막의 단차를 감소시키는 단계와, 상기 게이트 전극이 노출되지 않도록 상기 절연막과 상기 평탄화 유도막 간의 연마율 차이를 이용한 제2 평탄화공정을 실시하여 상기 절연막의 단차를 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법을 제공한다.
플래시 메모리 소자, 게이트 전극, 절연막, 평탄화, 연마율
Description
도 1a 내지 도 1c는 종래기술에 따른 플래시 메모리 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 실시예1에 따른 플래시 메모리 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 실시예2에 따른 플래시 메모리 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
CELL : 셀 영역 PERI : 주변회로 영역
10, 110, 210 : 기판 11, 111, 211 : 게이트 산화막
12, 112, 212 : 터널 산화막 13, 113, 213 : 제1 폴리실리콘막
14, 114, 214 : 유전체막 15, 115, 215 : 제2 폴리실리콘막
16, 116, 216 : 캐핑막 17A, 117A, 217A : 메모리 셀
17B, 117B, 217B : 게이트 전극 18, 118, 218 : 스페이서
19, 119, 219 : SAC 질화막 20, 120, 220 : 층간절연막
21, 122, 221 : 1차 CMP 공정 22, 123, 224 : 2차 CMP 공정
121, 223 : 평탄화 유도막 222 : 포토레지스트 패턴
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 메모리 셀 및 게이트 전극 상부에 형성되는 절연막을 평탄화하는 반도체 소자의 절연막 평탄화방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되어도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래시 메모리(flash memory) 등이 있다.
이러한 비휘발성 메모리 소자 중 근래에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다.
플래시 메모리 소자는 기타 다른 메모리 소자와 마찬 가지로 메모리 셀(cell)이 형성되는 셀 영역과 메모리 셀을 구동시키기 위한 로직(logic) 소자들 이 형성되는 주변회로 영역으로 구분된다. 또한, 주변회로 영역은 저전압으로 구동되는 저전압용 트랜지스터가 형성되는 저전압 영역과 고전압으로 구동되는 고전압용 트랜지스터가 형성되는 고전압 영역으로 분리된다. 이때, 셀 영역과 주변회로 영역에는 각각 복수의 소자들이 동일 또는 독립적인 제조공정을 통해 형성되기 때문에 이 영역들 간에는 단차가 발생하게 된다.
셀 영역과 주변회로 영역 간의 단차의 원인은 여러 가지가 있는데, 이중 하나는 다음과 같다. 예컨대, 낸드 플래시 메모리 소자의 제조공정에서는 고전압용 트랜지스터의 동작 특성을 고려하여 게이트 산화막을 메모리 셀의 터널 산화막보다 두껍게 형성하고 있는데, 이처럼 게이트 산화막과 터널 산화막 간에 두께 차이는 후속 공정을 진행할 수록 더욱 증폭되게 된다.
따라서, 이러한 플래시 메모리 소자의 메모리 셀 및 트랜지스터 형성 후 후속의 소스 및 드레인 컨택 플러그(source contact plug, drain contact plug)을 형성함에 있어서, 정확한 패터닝(patterning)을 위해서는 셀 영역과 주변회로 영역 간의 단차를 제거하기 위한 평탄화가 요구된다. 이를 위해, 종래에는 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 통해 메모리 셀 및 트랜지스터 상부에 증착되는 절연막을 평탄화하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 플래시 메모리 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도이다. 여기서, 'CELL'은 셀 영역을 나타내고, 'PERI'는 주변회로 영역을 나타낸다.
도 1a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)의 기 판(10) 상에 각각 복수의 메모리 셀(17A) 및 트랜지스터의 게이트 전극(17B)을 형성한다. 이때, 메모리 셀(17A)은 터널 산화막(12)/플로팅 게이트용 제1 폴리실리콘막(13)/유전체막(14)/콘트롤 게이트용 제2 폴리실리콘막(15)/캐핑막(16)이 순차적으로 적층된 구조를 갖고, 게이트 전극(17B)은 게이트 산화막(11)/제1 및 제2 폴리실리콘막(13, 15)/캐핑막(16)의 적층 구조를 갖는다.
이어서, 메모리 셀(17A) 및 게이트 전극(17B)의 양측벽에 각각 스페이서(18)를 형성한 후, 스페이서(18)가 형성된 기판(10) 상부 전면에 자기정렬컨택(Self Aligned Contact, SAC) 질화막(19, 이하 SAC 질화막이라 함)을 증착한다. 여기서, SAC 질화막(19)은 후속으로 진행되는 소스 콘택 플러그 및 드레인 콘택 플러그 형성을 위한 식각공정시 식각 정지막으로 기능하기 위한 것이다.
이어서, SAC 질화막(19) 상부에 두꺼운 층간절연막(20)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 1차 CMP 공정(21)을 실시하여 층간절연막(20)을 일정 두께 연마한다. 여기서, 1차 CMP 공정(21)은 저선택비 슬러리(Low Selectivity Slurry, LSS)를 이용하여 실시한다. 이때, CMP 공정 자체의 균일도(uniformity) 문제로 인해, 층간절연막(20)이 동도면에서와 같이 영역 간 단차를 갖는 프로파일(profile)로 연마된다.
이어서, 도 1c에 도시된 바와 같이, 2차 CMP 공정(22)을 실시하여 SAC 질화막(19) 상부의 층간절연막(20)을 제거한다. 즉, SAC 질화막(19)을 연마 정지막으로 하는 2차 CMP 공정(22)을 실시하여 SAC 질화막(19) 상으로 노출된 층간절연막(20)을 모두 제거한다. 이때에는, 고선택비 슬러리(High Selectivity Slurry, HSS)를 이용한다.
그러나, 종래기술에 따른 플래시 메모리 소자의 절연막 평탄화방법을 적용하다 보면 다음과 같은 문제가 발생하게 된다.
즉, 종래기술에 따라 층간절연막(20)을 평탄화하다 보면, 도 1c에서와 같이 상대적으로 단차가 높은 주변회로 영역(PERI)에서 SAC 질화막(19)이 모두 제거되어 주변회로 영역(PERI)의 게이트 전극(17B) 상부 표면이 외부로 노출('A' 부위 참조)되는 문제가 발생한다. 이는, 셀 영역(CELL)과 주변회로 영역(PERI) 간의 단차(H, 도 1a 참조)로 인해 발생하는데, 이와 같이 게이트 전극(17B) 상부 표면이 외부로 바로 노출되게 되면 소자 특성이 열화되는 문제가 있다.
특히, 리텐션(retention) 특성 및 싸이클링(cycling) 특성을 개선하기 위해 SAC 질화막(19)을 얇게 형성하다 보면 상기한 문제점이 더욱 심화된다. 참고로, SAC 질화막(19)은 증착시 가해지는 스트레스(stress)에 의해 소자의 리텐션 특성 및 싸이클링 특성에 악영향을 미치게 되므로, 이를 개선하기 위해서는 SAC 질화막(19)의 증착 두께를 최대한 감소시켜야 할 필요가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자 제조공정에 있어서, 서로 다른 영역에 형성된 게이트 전극 상부의 절연막에 발생된 표면 단차를 제거하기 위한 평탄화공정시 상대적으로 단차가 높은 영역에 형성된 게이트 전극 상부 표면이 외부로 노출되는 것을 방지할 수 있는 반도체 소 자의 절연막 평탄화방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 전극이 형성된 기판 상부에 절연막을 형성하는 단계와, 상기 절연막 형성시 발생된 상기 절연막의 단차부를 포함한 상기 절연막 상부면을 따라 상기 절연막보다 연마율이 낮은 평탄화 유도막을 형성하는 단계와, 상기 단차부 내에 상기 평탄화 유도막이 잔류하도록 제1 평탄화공정을 실시하여 상기 절연막의 단차를 감소시키는 단계와, 상기 게이트 전극이 노출되지 않도록 상기 절연막과 상기 평탄화 유도막 간의 연마율 차이를 이용한 제2 평탄화공정을 실시하여 상기 절연막의 단차를 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 게이트 전극이 형성된 기판 상부에 절연막을 형성하는 단계와, 상기 절연막에 대해 제1 평탄화공정을 실시하여 상기 절연막 형성시 발생된 상기 절연막의 단차를 감소시키는 단계와, 상기 절연막의 단차부 내부면에 선택적으로 상기 절연막보다 연마율이 낮은 평탄화 유도막을 형성하는 단계와, 상기 게이트 전극이 노출되지 않도록 상기 절연막과 상기 평탄화 유도막 간의 연마율 차이를 이용한 제2 평탄화공정을 실시하여 상기 절연막의 단차를 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2a 내지 도 2c는 본 발명의 실시예1에 따른 반도체 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 플래시 메모리 소자의 절연막 평탄화방법에 대해 설명하기로 한다. 또한, 여기서, 'CELL'은 셀 영역을 나타내고, 'PERI'는 주변회로 영역을 나타낸다.
도 2a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)의 기판(110) 상에 각각 복수의 메모리 셀(117A) 및 트랜지스터의 게이트 전극(117B)을 형성한다. 이때, 메모리 셀(117A)은 터널 산화막(112)/플로팅 게이트용 제1 폴리실리콘막(113)/유전체막(114)/콘트롤 게이트용 제2 폴리실리콘막(115)/캐핑막(116)이 순차적으로 적층된 구조를 갖고, 게이트 전극(117B)은 게이트 산화막(111)/제1 및 제2 폴리실리콘막(113, 115)/캐핑막(116)의 적층 구조를 갖는다.
이때, 메모리 셀(117A)과 게이트 전극(117B) 간에는 동도면에서와 같이 단차(H)가 발생하게 되어 셀 영역(CELL)과 주변회로 영역(PERI) 간의 단차부를 유발한다. 이는, 게이트 산화막(111)과 터널 산화막(112) 간의 두께 차이로 인해 발생 할 수 있다.
이어서, 메모리 셀(117A) 및 게이트 전극(117B)의 양측벽에 각각 스페이서(118)를 형성한 후, 스페이서(118)가 형성된 기판(110) 상부 전면에 SAC 질화막(119)을 증착한다. 여기서, SAC 질화막(119)은 후속으로 진행되는 소스 콘택 플러그 및 드레인 콘택 플러그 형성을 위한 식각공정시 식각 정지막으로 기능하기 위한 것이다.
이어서, SAC 질화막(119) 상부에 두꺼운 층간절연막(120)을 증착한다. 이때, 층간절연막(120)은 고밀도 플라즈마(High Density Plasma, HDP) 방식으로 형성되는 HDP 산화막으로 형성하는 것이 바람직하다.
이어서, 층간절연막(120)의 단차부를 포함한 층간절연막(120)의 상부면 단차를 따라 평탄화 유도막(121)을 형성한다. 평탄화 유도막(121)은 층간절연막(120)과의 고선택비-높은 연마율 차이-를 갖는 물질로 이루어져, 후속 CMP 공정시 셀 영역(CELL)과 주변회로 영역(PERI) 간의 층간절연막(120) 단차를 제거한다.
즉, 본 발명의 실시예1에 따르면, 층간절연막(120)의 영역 별 단차를 제거하기 위한 CMP 공정시 층간절연막(120)과 SAC 질화막(119) 간의 연마율 차이를 이용하지 않고 층간절연막(120)과 평탄화 유도막(121) 간의 연마율 차이를 이용하므로, CMP 공정시 상대적으로 단차가 높은 영역에서 SAC 질화막(119)이 모두 제거되는 것을 억제할 수 있다. 따라서, SAC 질화막(119)의 두께를 필요에 따라 용이하게 조절할 수 있어, SAC 질화막(119)의 두께를 얇게 함으로써 소자의 리텐션 특성 및 싸이클링 특성을 개선시킬 수 있다.
이를 위해, 평탄화 유도막(121)은 층간절연막(120)보다 낮은 연마율을 갖는 물질을 증착하여 형성한다. 바람직하게는, 평탄화 유도막(121)은 층간절연막(120) 물질인 HDP 산화막과의 연마 선택비가 HDP 산화막:평탄화 유도막(121)=5~8:1인 물질을 이용한다. 예컨대, 평탄화 유도막(121)은 실리콘 카바이드(SiC)막, 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), 저압-화학기상증착(Low Pressure-chemical vapor deposition) 방식으로 증착되는 LP-질화막 및 플라즈마인핸스드(Plasma Enhanced)-화학기상증착 방식으로 증착되는 PE-질화막 중 어느 하나로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 1차 CMP 공정(122)을 실시하여 평탄화 유도막(121)을 연마한다. 여기서, 1차 CMP 공정(122)은 저선택비 슬러리를 이용하여 실시한다. 특히, 이러한 1차 CMP 공정(122)시에는 공정 균일도가 확보될 수 있는 최적의 시간에 맞추어 진행하여, 층간절연막(220)의 셀 영역(CELL)과 주변회로 영역(PERI) 간 단차를 어느 정도 감소시킨다. 이러한 1차 CMP 공정(122)의 공정 시간 조절은 반복적인 실험을 통해 나온 데이터(data)를 토대로 하여 이루어진다.
이어서, 도 2c에 도시된 바와 같이, 2차 CMP 공정(123)을 실시하여 평탄화 유도막(121) 및 층간절연막(120)을 연마한다. 2차 CMP 공정(123) 시에는 고선택비 슬러리를 이용한다. 즉, 평탄화 유도막(121)과 함께 평탄화 유도막(121)에 비해 높은 연마율을 갖는 층간절연막(120)을 동시에 연마하여 이들 간의 단차를 제거한다. 이때, 고선택비 슬러리를 이용하게 되면 평탄화 유도막(121)에 비해 높은 연마율을 갖는 층간절연막(120)은 평탄화 유도막(121)에 비해 연마가 현저히 빨리 진행되므 로, 이들 간의 단차가 쉽게 제거될 수 있다.
실시예2
도 3a 내지 도 3d는 본 발명의 실시예2에 따른 반도체 소자의 절연막 평탄화방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 플래시 메모리 소자의 절연막 평탄화방법에 대해 설명하기로 한다. 또한, 여기서, 'CELL'은 셀 영역을 나타내고, 'PERI'는 주변회로 영역을 나타낸다.
도 3a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)의 기판(210) 상에 각각 복수의 메모리 셀(217A) 및 트랜지스터의 게이트 전극(217B)을 형성한다. 이때, 메모리 셀(217A)은 터널 산화막(212)/플로팅 게이트용 제1 폴리실리콘막(213)/유전체막(214)/콘트롤 게이트용 제2 폴리실리콘막(215)/캐핑막(216)이 순차적으로 적층된 구조를 갖고, 게이트 전극(217B)은 게이트 산화막(211)/제1 및 제2 폴리실리콘막(213, 215)/캐핑막(216)의 적층 구조를 갖는다.
이때, 메모리 셀(217A)과 게이트 전극(217B) 간에는 동도면에서와 같이 단차(H)가 발생하게 되어 셀 영역(CELL)과 주변회로 영역(PERI) 간의 단차부를 유발한다. 이는, 게이트 산화막(211)과 터널 산화막(212) 간의 두께 차이로 인해 발생할 수 있다.
이어서, 메모리 셀(217A) 및 게이트 전극(217B)의 양측벽에 각각 스페이서(218)를 형성한 후, 스페이서(218)가 형성된 기판(210) 상부 전면에 SAC 질화막(219)을 증착한다. 여기서, SAC 질화막(219)은 후속으로 진행되는 소스 콘택 플러그 및 드레인 콘택 플러그 형성을 위한 식각공정시 식각 정지막으로 기능하기 위 한 것이다.
이어서, SAC 질화막(219) 상부에 두꺼운 층간절연막(220)을 증착한다. 이때, 층간절연막(220)은 HDP 산화막으로 형성하는 것이 바람직하다.
이어서, 도 3b에 도시된 바와 같이, 1차 CMP 공정(221)을 실시하여 층간절연막(220)을 일정 두께 연마한다. 여기서, 1차 CMP 공정(221)은 저선택비 슬러리를 이용하여 실시한다. 특히, 이러한 1차 CMP 공정(122)시에는 공정 균일도가 확보될 수 있는 최적의 시간에 맞추어 진행하여 층간절연막(220)의 셀 영역(CELL)과 주변회로 영역(PERI) 간 단차를 어느 정도 감소시킨다. 이때, 1차 CMP 공정(122)의 공정 시간 조절은 반복적인 실험을 통해 나온 데이터를 토대로 하여 이루어진다.
이어서, 도 3c에 도시된 바와 같이, 단차부를 제외한 영역의 층간절연막(220) 상에 포토레지스트 패턴(222)을 형성한다.
이어서, 포토레지스트 패턴(222)을 마스크로 하여 평탄화 유도막(223)을 증착한다. 이로써, 포토레지스트 패턴(222)에 의해 노출된 단차부 내에만 평탄화 유도막(223)이 형성된다. 평탄화 유도막(223)은 층간절연막(220)과의 고선택비를 갖는 물질로 이루어져, 후속 CMP 공정시 셀 영역(CELL)과 주변회로 영역(PERI) 간의 층간절연막(220) 단차를 제거한다.
즉, 본 발명의 실시예2 따르면, 층간절연막(220)의 영역 별 단차를 제거하기 위한 CMP 공정시 층간절연막(220)과 SAC 질화막(219) 간의 연마율 차이를 이용하지 않고 층간절연막(220)과 평탄화 유도막(223) 간의 연마율 차이를 이용하므로, CMP 공정시 상대적으로 단차가 높은 영역에서 SAC 질화막(219)이 모두 제거되는 것을 억제할 수 있다. 따라서, SAC 질화막(219)의 두께를 필요에 따라 용이하게 조절할 수 있어, SAC 질화막(219)의 두께를 얇게 함으로써 소자의 리텐션 특성 및 싸이클링 특성을 개선시킬 수 있다.
이를 위해, 평탄화 유도막(223)은 층간절연막(220)보다 낮은 연마율을 갖는 물질을 증착하여 형성한다. 바람직하게는, 평탄화 유도막(223)은 층간절연막(220) 물질인 HDP 산화막과의 연마 선택비가 HDP 산화막:평탄화 유도막(223)=5~8:1인 물질을 이용한다. 예컨대, 평탄화 유도막(223)은 실리콘 카바이드막, 실리콘 질화막, 실리콘산화질화막, LP-질화막 및 PE-질화막 중 어느 하나로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(222, 도 3c 참조)을 제거한다.
이어서, 2차 CMP 공정(224)을 실시하여 평탄화 유도막(223) 및 층간절연막(220)을 연마한다. 2차 CMP 공정(224) 시에는 고선택비 슬러리를 이용한다. 즉, 평탄화 유도막(223)과 함께 평탄화 유도막(223)에 비해 높은 연마율을 갖는 층간절연막(220)을 동시에 연마하여 이들 간의 단차를 제거한다. 이때, 고선택비 슬러리를 이용하게 되면 평탄화 유도막(223)에 비해 높은 연마율을 갖는 층간절연막(220)은 평탄화 유도막(223)에 비해 연마가 현저히 빨리 진행되므로, 이들 간의 단차가 쉽게 제거될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과를 얻을 수 있다.
첫째, 본 발명에 의하면, 게이트 전극 상부에 증착되는 층간절연막의 단차부 내에 층간절연막에 비해 낮은 연마율을 갖는 평탄화 유도막을 형성한 후, 이들 간의 연마율 차이를 이용한 CMP 공정을 실시하여 층간절연막의 단차를 제거하므로, 층간절연막의 영역 별 단차를 제거하기 위한 CMP 공정시 상대적으로 단차가 높은 영역에서의 게이트 전극 상부 표면이 외부로 노출되는 것을 억제할 수 있다.
둘째, 본 발명에 의하면, 플래시 메모리 소자의 제조공정에 있어 게이트 전극을 포함한 전체 구조 상부면 단차를 따라 소스 및 드레인 콘택 플러그 형성시 식각정지막으로 사용되는 SAC 질화막 상에 층간절연막을 형성하고, 층간절연막의 단차부 내에 층간절연막에 비해 낮은 연마율을 갖는 평탄화 유도막을 형성한 후, 이들 간의 연마율 차이를 이용한 CMP 공정을 실시하여 층간절연막의 단차를 제거하므로, CMP 공정에 의해 SAC 질화막이 영향을 받지 않게 된다. 따라서, SAC 질화막의 두께를 필요에 따라 용이하게 조절할 수 있어, SAC 질화막의 두께를 얇게 함으로써 소자의 리텐션 특성 및 싸이클링 특성을 개선시킬 수 있다.
Claims (16)
- 게이트 전극이 형성된 기판 상부에 절연막을 형성하는 단계;상기 절연막 형성시 발생된 상기 절연막의 단차부를 포함한 상기 절연막 상부면을 따라 상기 절연막보다 연마율이 낮은 평탄화 유도막을 형성하는 단계;상기 단차부 내에 상기 평탄화 유도막이 잔류하도록 제1 평탄화공정을 실시하여 상기 절연막의 단차를 감소시키는 단계; 및상기 게이트 전극이 노출되지 않도록 상기 절연막과 상기 평탄화 유도막 간의 연마율 차이를 이용한 제2 평탄화공정을 실시하여 상기 절연막의 단차를 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법.
- 제 1 항에 있어서,상기 제1 평탄화공정은 저선택비 슬러리를 이용하고, 상기 제2 평탄화공정은 고선택비 슬러리를 이용하는 반도체 소자의 절연막 평탄화방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 및 제2 평탄화공정은 화학적기계적연마 공정으로 하는 반도체 소자 의 절연막 평탄화방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하는 단계 후,상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서가 형성된 전체 구조의 상부면 단차를 따라 식각정지용 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 절연막 평탄화방법.
- 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,상기 평탄화 유도막은 상기 층간절연막과의 연마 선택비가 상기 층간절연막:상기 평탄화 유도막=5~8:1이 되는 물질로 형성하는 반도체 소자의 절연막 평탄화방법.
- 제 5 항에 있어서,상기 층간절연막은 HDP(High Density Plasma) 산화막으로 형성하는 반도체 소자의 절연막 평탄화방법.
- 제 6 항에 있어서,상기 평탄화 유도막은 실리콘 카바이드막(SiC), 실리콘 질화막(Si3N4), 실리콘산화질화막(SiON), LP(Low Pressure)-질화막 및 PE(Plasma Enhanced)-질화막 중 어느 하나로 형성하는 반도체 소자의 절연막 평탄화방법.
- 게이트 전극이 형성된 기판 상부에 절연막을 형성하는 단계;상기 절연막에 대해 제1 평탄화공정을 실시하여 상기 절연막 형성시 발생된 상기 절연막의 단차를 감소시키는 단계;상기 절연막의 단차부 내부면에 선택적으로 상기 절연막보다 연마율이 낮은 평탄화 유도막을 형성하는 단계; 및상기 게이트 전극이 노출되지 않도록 상기 절연막과 상기 평탄화 유도막 간의 연마율 차이를 이용한 제2 평탄화공정을 실시하여 상기 절연막의 단차를 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법.
- 삭제
- 제 8 항에 있어서,상기 제1 평탄화공정은 저선택비 슬러리를 이용하고 상기 제2 평탄화공정은 고선택비 슬러리를 이용하는 반도체 소자의 절연막 평탄화방법.
- 제 8 항에 있어서,상기 제1 및 제2 평탄화공정은 화학적기계적연마 공정으로 하는 반도체 소자의 절연막 평탄화방법.
- 제 8 항에 있어서,상기 게이트 전극을 형성하는 단계 후,상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서가 형성된 전체 구조의 상부면 단차를 따라 식각정지용 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 절연막 평탄화방법.
- 제 8 항, 제 10 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,상기 평탄화 유도막은 상기 층간절연막과의 연마 선택비가 상기 층간절연막:상기 평탄화 유도막=5~8:1이 되는 물질로 형성하는 반도체 소자의 절연막 평탄화방법.
- 제 13 항에 있어서,상기 층간절연막은 HDP 산화막으로 형성하는 반도체 소자의 절연막 평탄화방법.
- 제 14 항에 있어서,상기 평탄화 유도막은 실리콘 카바이드막, 실리콘 질화막, 실리콘산화질화막, LP-질화막 및 PE-질화막 중 어느 하나로 형성하는 반도체 소자의 절연막 평탄화방법.
- 제 8 항, 제 10 항, 제 11 항 또는 제 12 항 중 어느 한 항에 있어서,상기 평탄화 유도막을 형성하는 단계는,상기 절연막의 단차부를 개방시키는 구조의 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴으로 인해 노출된 상기 단차부 내에 상기 평탄화 유도막을 증착하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 절연막 평탄화방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134324A KR100832024B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 절연막 평탄화방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134324A KR100832024B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 절연막 평탄화방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100832024B1 true KR100832024B1 (ko) | 2008-05-26 |
Family
ID=39665104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060134324A KR100832024B1 (ko) | 2006-12-27 | 2006-12-27 | 반도체 소자의 절연막 평탄화방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100832024B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355547A (zh) * | 2014-08-21 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制作方法及存储器件的制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010041127A (ko) * | 1998-04-21 | 2001-05-15 | 가나이 쓰토무 | 박막의 막두께 계측 방법 및 그 장치 및 이를 이용한 박막디바이스의 제조 방법 및 그 제조 장치 |
| KR20020022617A (ko) * | 2000-09-19 | 2002-03-27 | 이데이 노부유끼 | 연마 방법, 연마 장치, 도금 방법 및 도금 장치 |
| KR100389929B1 (ko) | 2001-07-28 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자분리막을 구비하는 ｓｏｉ 소자 및 그 제조 방법 |
-
2006
- 2006-12-27 KR KR1020060134324A patent/KR100832024B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010041127A (ko) * | 1998-04-21 | 2001-05-15 | 가나이 쓰토무 | 박막의 막두께 계측 방법 및 그 장치 및 이를 이용한 박막디바이스의 제조 방법 및 그 제조 장치 |
| KR20020022617A (ko) * | 2000-09-19 | 2002-03-27 | 이데이 노부유끼 | 연마 방법, 연마 장치, 도금 방법 및 도금 장치 |
| KR100389929B1 (ko) | 2001-07-28 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자분리막을 구비하는 ｓｏｉ 소자 및 그 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355547A (zh) * | 2014-08-21 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制作方法及存储器件的制作方法 |
| CN105355547B (zh) * | 2014-08-21 | 2019-04-12 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制作方法及存储器件的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7589374B2 (en) | Semiconductor device and related fabrication method | |
| KR100487547B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| US20070128797A1 (en) | Flash memory device and method for fabricating the same | |
| KR100498507B1 (ko) | 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법 | |
| KR20040060491A (ko) | 엔드형 플래쉬 메모리 소자의 제조방법 | |
| US7541243B2 (en) | Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| US20220139718A1 (en) | Integrated circuit device | |
| KR100832024B1 (ko) | 반도체 소자의 절연막 평탄화방법 | |
| KR100710806B1 (ko) | 비휘발성 메모리 장치 및 그 형성 방법 | |
| US7525148B2 (en) | Nonvolatile memory device | |
| KR20070000216A (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR20060136186A (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100649308B1 (ko) | 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 | |
| KR100771418B1 (ko) | 자기 정렬형 플래시 메모리 셀의 제조 방법 | |
| JP2004356428A (ja) | 不揮発性半導体記憶装置、及び、その製造方法 | |
| KR20060099157A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100602126B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100850425B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR100559996B1 (ko) | 플래시 메모리 제조 방법 | |
| KR100880227B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20040100688A (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100811280B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| KR100788370B1 (ko) | 플래시 메모리 소자의 스택 게이트 구조 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |