KR20040100688A - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents

비휘발성 메모리 셀 및 그 제조방법 Download PDF

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Abstract

비휘발성 메모리 셀 및 그 제조방법을 제시한다. 이 비휘발성 메모리 셀은 반도체기판에 배치되어 활성영역을 한정하는 소자분리막을 갖는다. 상기 소자분리막 내에 트렌치가 위치한다. 상기 활성영역과 상기 활성영역에 인접한 상기 트렌치의 측벽을 덮는 부유게이트가 배치된다. 상기 부유게이트를 덮고 상기 활성영역을 가로지르는 제어게이트가 배치된다. 상기 부유게이트와 상기 활성영역 사이에 터널절연막이 개재된다. 상기 제어게이트와 상기 부유게이트 사이에 게이트간 절연막이 개재된다. 이와 같이, 소자분리막 내에 트렌치를 형성하여 부유게이트를 상기 트렌치의 측벽을 덮도록 형성함으로써, 제어게이트와 중첩되는 부유게이트의 면적을 증가시킬 수 있다. 결과적으로, 부유게이트의 반도체기판 상의 단차증가 없이 커플링 비를 높여 프로그램효율 및 소거효율을 향상시킬 수 있다.

Description

비휘발성 메모리 셀 및 그 제조방법 {non-volatile memory cell and method of fabricating the same}
본 발명은 반도체 메모리 셀 및 그의 제조방법에 관한 것으로서, 더 구체적으로는 부유게이트를 갖는 비휘발성 메모리 셀 및 그의 제조방법에 관한 것이다.
비휘발성 메모리(Non-Volatile memory)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리이다. 이러한 비휘발성 메모리에는 전기적으로 프로그램(program)하고 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 프로그램 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬(EEPROM)중에서 칩크기가 작고 프로그램 및 소거특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.
비휘발성 메모리 셀의 구조는 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 부유게이트(floating gate)를 포함하고 있다. 구체적으로는 반도체기판 상에 부유게이트와 제어게이트가 차례로 적층되어 있고, 상기 부유게이트와 반도체기판은 터널절연막에 의해 절연되며, 상기 부유게이트와 제어게이트는 게이트간 절연막에 의해 절연된다.
상술한 비휘발성 메모리 셀의 데이타 프로그램 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입(Hot Electron Injection)을 이용하는 방법이 있다. 상기 두 방법에서는 제어게이트에 가해진 전압이 커플링 효과에 의해 부유게이트에 유도되고, 이 유도 전압에 의해 반도체기판의 전자 또는 드레인 영역 부근에서 발생한 열전자(Hot Electron)가 터널산화막을 통하여 부유게이트에 주입된다. 따라서, 상기 두 방법 모두 부유게이트에 유도된 전압이 크면 부유게이트로의 전자주입이 유리하게 된다. 이 때, 부유게이트에 유도된 전압을 크게 하기 위해서는 높은 커플링 비(Coupling Ratio; Kc)가 필요하다. 상기 커플링 비(Kc)는 다음과 같은 수학식으로 표현된다.
여기서, Cpp는 제어게이트와 부유게이트 사이에 개재된 게이트간 절연막에 기인하는 정전용량을 나타내고, Ctun는 부유게이트와 반도체기판 사이에 개재된 터널산화막에 기인하는 정전용량을 나타낸다. 상기 수학식에 의하면 커플링 비율(Kc)을 증가시키기 위해서는 Cpp를 증가시켜야 하고, Cpp는 제어게이트와 중첩되는 부유게이트의 면적에 비례하므로 제어게이트와 중첩되는 부유게이트의 면적을 증가시켜야 한다.
제어게이트와 중첩되는 부유게이트의 면적을 증가시키기 위해서 현재는 부유게이트를 반도체기판 상에 높게 적층하는 방법 즉, 부유게이트의 반도체기판 상의 단차를 증가시키는 방법이 사용되고 있으나, 이는 반도체기판 상에 적층되는 박막의 전체 높이를 증가시키는 결과를 가져오므로 후속하는 콘택형성공정 등에 있어 문제를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 부유게이트의 반도체기판 상의 단차 증가없이 제어게이트와 중첩되는 부유게이트의 면적을 증가시킨 구조를 갖는 비휘발성 메모리 셀 및 그의 제조방법을 제공하는데 있다.
도 1은 일반적인 비휘발성 메모리 셀의 일부분을 간략하게 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 도 1의 I-I에 따라 취해진 본 발명의 실시예에 따른 비휘발성 메모리 셀의 제조방법을 공정단계별로 설명하기 위한 단면도이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 반도체기판 150 : 활성영역
150a : 소자분리막 170 : 트렌치
450 : 스페이서 550 : 부유게이트
750 : 워드라인
상기 기술적 과제를 이루기 위하여 본 발명은 비휘발성 메모리 셀 및 그의 제조방법을 제공한다.
본 발명에 따른 비휘발성 메모리 셀은 반도체기판에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 소자분리막 내에 트렌치가 위치한다. 상기 활성영역과 상기 활성영역에 인접한 상기 트렌치의 측벽을 덮는 부유게이트가 배치된다. 상기 부유게이트를 덮고 상기 활성영역을 가로지르는 제어게이트가 배치된다. 상기 부유게이트와 상기 활성영역 사이에 터널절연막이 개재된다. 상기 제어게이트와 상기 부유게이트 사이에 게이트간 절연막이 개재된다.
상기 비휘발성 메모리 셀은 상기 소자분리막의 가장자리 상에 상기 트렌치의 측벽을 따라 위치한 스페이서를 더 포함할 수 있다. 이 경우, 상기 스페이서의 수직측벽은 상기 트렌치의 측벽과 동일 수직축 상에 있을 수 있다.
본 발명에 따른 비휘발성 메모리 셀의 제조방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 연마저지막패턴을 형성하는 것을 포함한다. 상기 노출된 반도체기판 내에 소자분리막을 형성하여 상기 연마저지막패턴 하부에 활성영역을 한정한다. 상기 소자분리막 내에 트렌치를 형성한다. 상기 연마저지막패턴을 제거하여 상기 활성영역을 노출시킨다. 상기 활성영역과 상기 활성영역에 인접한 트렌치의 측벽을 덮는 부유게이트를 형성한다. 상기 부유게이트를 덮고 상기 활성영역을 가로지르는 제어게이트를 형성한다.
상기 트렌치를 형성하기 전에 상기 연마저지막패턴 및 상기 소자분리막을 포함하는 반도체기판 전면에 스페이서절연막을 형성하는 것을 더 포함하는 것이 바람직하다. 이 경우, 상기 트렌치는 상기 스페이서절연막 및 상기 소자분리막을 연속적으로 이방성 식각하여 형성되고, 상기 이방성 식각은 상기 연마저지막패턴의 측벽을 덮는 스페이서를 생성시킨다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1은 일반적인 비휘발성 메모리 셀의 일부분을 간략하게 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체기판에 라인 형태의 소자분리막(15a)들이 위치하고, 상기 소자분리막(15a)들에 의해 라인형태의 활성영역(15)들이 한정되어, 상기 라인형태의 소자분리막(15a)들과 상기 라인형태의 활성영역(15)들이 서로 교대로 배열된다. 상기 활성영역(15)들을 가로지르면서 워드라인들 즉, 제어게이트(75)들이 배치된다. 상기 활성영역(15)들과 상기 제어게이트(75)들 사이에는 부유게이트(55)들이 개재된다. 상기 부유게이트(55)들은 연장되어 소자분리막(15a)들의 일부와도 중첩된다.
도 2a 내지 도 2d는 도 1의 I-I에 따라 취해진 본 발명의 실시예에 따른 비휘발성 메모리 셀의 제조방법을 공정단계별로 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체기판(100) 상에 패드산화막과 연마저지막을 차례로 형성한다. 상기 연마저지막, 상기 패드산화막 및 상기 반도체기판(100)을 연속적으로 패터닝하여 상기 반도체기판(100) 상에 연마저지막패턴(350)들을 형성함과 동시에 상기 반도체기판(100)에 트렌치 형태의 소자분리영역들을 형성한다. 상기 연마저지막패턴(350)들 하부에는 패드산화막(200)들이 위치한다. 상기 패드산화막(200)은 열산화막으로 형성할 수 있으며, 상기 연마저지막패턴(350)은 실리콘질화막으로 형성하는 것이 바람직하다.
상기 소자분리영역들이 형성된 반도체기판(100) 전면에 상기 소자분리영역들을 채우는 절연물질층을 형성한다. 상기 절연물질층은 CVD산화막으로 형성할 수 있다. 상기 절연물질층을 형성하기 전에 상기 소자분리영역들의 측벽 및 바닥에 열산화막을 형성하여 상기 소자분리영역들을 형성하는 과정에서 생긴 반도체 기판의 손상을 회복시켜주는 것이 바람직하다.
이어서, 상기 절연물질층을 평탄화 식각하여 상기 활성영역(150)들 상의 상기 연마저지막패턴(350)들 상부를 노출시킨다. 상기 평탄화 식각은 화학기계적 연마공정(CMP)에 의하는 것이 바람직하다. 이어서, 상기 소자분리영역들을 채운 절연물질층을 리세스하여 상기 연마저지막패턴(350)들의 측벽들을 노출시킴과 동시에 상기 소자분리영역들 내에 소자분리막(150a)들의 형성을 완성한다.
결과적으로, 상기 소자분리영역들 내에 절연물질층이 채워진 소자분리막(150a)들이 형성되고, 상기 활성영역(150)들 상에 차례로 적층된 패드산화막(200)들, 연마저지막패턴(350)들이 형성된다.
도 2b를 참조하면, 상기 연마저지막패턴(350)들 및 상기 소자분리막(150a)들을 포함하는 반도체기판(100) 전면에 스페이서절연막을 형성하는 것이 바람직하다. 이 경우, 상기 스페이서절연막을 이방성 식각하여 상기 연마저지막패턴(350)들의 측벽들 상에 스페이서(450)들을 형성함과 동시에 상기 소자분리막(150a)들 내에 트렌치(170)들을 형성한다. 따라서, 상기 각 스페이서(450)의 수직측벽(450a)과 상기 각 트렌치(170)의 측벽(170a)은 동일 수직축 상에 위치한다. 상기 스페이서절연막은 상기 소자분리막(150a)을 채우는 절연물질층과 동일하게 산화막으로 형성하는 것이 바람직하다.
상기 스페이서절연막을 형성하지 않는 경우, 상기 트렌치(170)는 일반적인 포토공정에 의해 형성될 수 있다.
도 2c를 참조하면, 상기 연마저지막패턴(350)들을 제거하여 그 하부의 상기 패드산화막(200)들을 노출시킨다. 상기 연마저지막패턴(350)들을 실리콘질화막으로 형성하는 경우, 상기 연마저지막패턴(350)들은 인산을 사용한 습식식각을 통해 제거될 수 있다. 상기 노출된 패드산화막(200)들을 제거하여 상기 활성영역(150)들을 노출시킨다.
이어서, 상기 패드산화막(200)들이 제거된 반도체기판(100) 전면에 터널절연막(200a) 및 부유게이트막을 형성한다. 상기 터널절연막(200a)은 열산화막으로 형성하는 것이 바람직하고, 상기 부유게이트막은 폴리실리콘막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 부유게이트막을 패터닝하여 부유게이트(550)들을 형성함과 동시에 상기 트렌치(170)들의 바닥면(170b)들을 노출시킨다. 결과적으로, 상기 부유게이트(550)들 각각은 상기 활성영역(150)과 상기 활성영역(150)에 인접한 트렌치(170)의 측벽(170a)들을 덮도록 형성된다.
이어서, 상기 부유게이트(550)들을 포함하는 반도체기판(100) 전면에 게이트 간 절연막(600)을 형성한다. 상기 게이트간 절연막(600)은 유전율이 높은 물질로서, 예를 들면, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 또한 저압화학기상증착방식(LPCVD)으로 100Å 내지 200Å 사이의 두께로 균일하게 형성하는 것이 바람직하다.
이어서, 상기 게이트간 절연막(600)이 형성된 반도체기판(100) 전면에 제어게이트막을 형성하고 이를 패터닝하여, 상기 부유게이트(550)들을 덮고 상기 활성영역(150)들을 가로지르는 워드라인들 즉, 제어게이트(750)들을 형성한다.
상술한 바와 같이, 상기 소자분리막(150a) 내에 트렌치(170)를 형성하고 상기 부유게이트(550)를 상기 트렌치의 측벽(170a)을 덮도록 형성함으로써, 상기 제어게이트와 중첩되는 부유게이트의 면적을 증가시킬 수 있다.
도 2d를 다시 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 셀들을 설명한다.
상기 비휘발성 메모리 셀들은 반도체기판(100)에 위치한 소자분리막(150a)들로 인해 한정된 활성영역(150)들을 포함한다. 상기 소자분리막(150a)들 내에 트렌치들이 위치한다. 상기 각 트렌치는 상기 활성영역(150)들에 인접한 측벽(170a)들과 바닥면(170b)을 갖는다. 상기 각 소자분리막(150a) 상에 상기 트렌치의 측벽(170a)을 따라 위치하고, 상기 트렌치의 측벽(170a)의 연장선과 일치하는 수직측벽(450a)을 갖는 스페이서(450)를 더 포함하는 것이 바람직하다. 부연하면, 상기 스페이서(450)의 수직측벽(450a)은 상기 트렌치의 측벽(170a)과 동일 수직축 상에 있다.
상기 각 활성영역(150), 상기 각 활성영역(150)에 인접한 트렌치들의 측벽(170a)들을 덮는 부유게이트(550)가 배치된다. 상기 부유게이트(550)들을 덮고 상기 활성영역(150)들을 가로지르는 워드라인들 즉, 제어게이트(750)들이 배치된다. 상기 부유게이트(550)들과 상기 활성영역(150)들 사이에 터널절연막(200a)들이 개재된다. 상기 제어게이트(750)들과 상기 부유게이트(550)들 사이에 게이트간 절연막(600)이 개재된다.
상술한 바와 같이 본 발명에 따르면, 소자분리막 내에 트렌치를 형성하여 부유게이트를 상기 트렌치의 측벽을 덮도록 형성함으로써, 제어게이트와 중첩되는 부유게이트의 면적을 증가시킬 수 있다. 결과적으로, 부유게이트의 반도체기판 상의 단차증가 없이 커플링 비를 높여 프로그램효율 및 소거효율을 향상시킬 수 있다.

Claims (4)

  1. 반도체기판에 배치되어 활성영역을 한정하는 소자분리막;
    상기 소자분리막 내에 위치하는 트렌치;
    상기 활성영역과 상기 활성영역에 인접한 상기 트렌치의 측벽을 덮는 부유게이트;
    상기 부유게이트를 덮고 상기 활성영역을 가로지르는 제어게이트;
    상기 부유게이트와 상기 활성영역 사이에 개재된 터널절연막;및
    상기 제어게이트와 상기 부유게이트 사이에 개재된 게이트간 절연막을 포함하는 비휘발성 메모리 셀.
  2. 제 1항에 있어서,
    상기 소자분리막의 가장자리 상에 상기 트렌치의 측벽을 따라 위치한 스페이서를 더 포함하되, 상기 스페이서의 수직측벽은 상기 트렌치의 측벽과 동일 수직축 상에 있는 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 연마저지막패턴을 형성하고;
    상기 노출된 반도체기판 내에 소자분리막을 형성하여 상기 연마저지막패턴 하부에 활성영역을 한정하고;
    상기 소자분리막 내에 트렌치를 형성하고;
    상기 연마저지막패턴을 제거하여 상기 활성영역을 노출시키고;
    상기 활성영역과 상기 활성영역에 인접한 트렌치의 측벽을 덮는 부유게이트를 형성하고;
    상기 부유게이트를 덮고 상기 활성영역을 가로지르는 제어게이트를 형성하는 것을 포함하는 비휘발성메모리 셀 제조방법.
  4. 제 3항에 있어서,
    상기 트렌치를 형성하기 전에
    상기 연마저지막패턴 및 상기 소자분리막을 포함하는 반도체기판 전면에 스페이서절연막을 형성하는 것을 더 포함하고;
    상기 트렌치는
    상기 스페이서절연막 및 상기 소자분리막을 연속적으로 이방성 식각하여 형성되고, 상기 이방성 식각은 상기 연마저지막패턴의 측벽을 덮는 스페이서를 생성시키는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
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* Cited by examiner, † Cited by third party
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KR100854418B1 (ko) * 2007-03-31 2008-08-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
CN104078410B (zh) * 2013-03-27 2017-02-08 中芯国际集成电路制造(上海)有限公司 自对准浅槽隔离的形成方法

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