KR20050078109A - 플래시 메모리 셀 및 그 제조방법 - Google Patents

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KR20050078109A KR1020040006236A KR20040006236A KR20050078109A KR 20050078109 A KR20050078109 A KR 20050078109A KR 1020040006236 A KR1020040006236 A KR 1020040006236A KR 20040006236 A KR20040006236 A KR 20040006236A KR 20050078109 A KR20050078109 A KR 20050078109A
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Abstract

본 발명은 플래시 메모리 셀 및 그 제조방법에 관한 것으로, 보다 자세하게는 플로팅 게이트와 기판과의 접촉면적을 줄여 터널 산화막의 캐패시턴스를 낮춤으로써 높은 캐패시티브 커플링 비율을 확보하고 플래시 메모리의 프로그램 및 소거속도를 높일 수 있는 플래시 메모리 셀 및 그 제조방법에 관한 것이다.
본 발명의 플래시 메모리 셀 및 그 제조방법은 반도체 기판에 소정거리 이격되어 형성된 트렌치 형태의 소자분리막; 상기 소자분리막의 측벽에 자기정렬되어 반도체 기판상에 소정거리 이격되어 형성된 제 1 절연막; 상기 제 1 절연막 사이의 반도체 기판상에 형성된 제 2 절연막; 상기 제 1 절연막과 제 2 절연막의 상부에 소자분리막과 자기정렬되어 순차적으로 형성된 제 1 도전막, 게이트 유전막, 제 2 도전막; 및 상기 소자분리막과 제 2 도전막의 상부에 형성된 제 3 도전막으로 이루어짐에 기술적 특징이 있다.
또한 본 발명의 플래시 메모리 셀 및 그 제조방법은 반도체 기판에 제 1 절연막을 형성하고 소정부분 식각하여 상기 반도체 기판을 소정부분 개방하는 단계; 상기 개방된 반도체 기판에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계; 상기 제 2 도전막의 상부에 마스크를 형성하고 상기 제 2 도전막, 게이트 유전막, 제 1 도전막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계; 상기 트렌치를 갭필하고 평탄화하는 단계; 및 상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 플래시 메모리 셀 및 그 제조방법은 플로팅 게이트와 기판과의 접촉면적을 줄여 터널 산화막의 캐패시턴스를 낮춤으로써 높은 캐패시티브 커플링 비율을 확보하고 플래시 메모리의 프로그램 및 소거 속도를 높일 수 있는 효과가 있다.

Description

플래시 메모리 셀 및 그 제조방법 {Flash memory cell and fabricating method thereof}
본 발명은 플래시 메모리 셀(flash memory cell) 구조 및 제조방법에 관한 것으로, 보다 자세하게는 플로팅 게이트(floating gate)와 기판과의 접촉면적을 줄여 터널 산화막(tunneling oxide)의 캐패시턴스(capacitance)를 낮춤으로써 높은 캐패시티브 커플링 비율(capacitive coupling ratio)을 확보하고 플래시 메모리의 프로그램(program) 및 소거(erase) 속도를 높일 수 있는 플래시 메모리 셀 및 그 제조방법에 관한 것이다.
비 휘발성 메모리 장치(non-volatile memory device)는 한 번 데이터를 입력하면 전원의 유, 무에 관계없이 그 상태를 유지할 수 있고 또한 데이터의 프로그램, 소거 그리고 읽기(read)가 가능한 제품으로서, 이러한 비 휘발성 메모리 장치의 제품은 PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있다. 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거 할 수 있는 플래시 메모리에 대한 수요가 증가하고 있는 추세이다. 플래시 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하며 단위 메모리당 제조 원가가 싸고 전원이 없는 상태에서도 데이터를 보존할 수 있다는 장점이 있다.
플래시 메모리 장치에 있어서, 주변 회로에 의해 동작되는 메모리 셀은 플로팅 게이트와 컨트롤 게이트(control gate)가 적층된 게이트 구조를 갖는다. 상기 메모리 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자 주입(hot electron injection)에 의해 채널을 통과하는 열-전자의 일부가 터널 산화막을 통해 플로팅 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이(cell array)의 워드라인(word line)으로 제공되는 컨트롤 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 상기 플로팅 게이트에 주입된다. 한편, 메모리 셀의 소거 동작은 컨트롤 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 컨트롤 게이트와 기판 사이의 전압 차에 의해 상기 플로팅 게이트에 주입된 전자를 기판으로 방출시킴으로써 이루어진다.
일반적인 플래시 메모리 셀은 반도체 기판상에 터널 산화막, 플로팅 게이트, 게이트 유전막 및 컨트롤 게이트가 순차적으로 적층된 형태로 구성된다. 이때 상기 터널 산화막을 사이에 둔 플로팅 게이트와 반도체 기판과의 접촉면적, 터널 산화막의 두께, 플로팅 게이트와 컨트롤 게이트 사이에 놓이는 게이트 유전막의 두께와 접촉 면적에 따라 상기 플래시 메모리 셀의 특성은 많은 차이를 보인다. 상기 게이트 유전막으로는 일반적으로 고유전율의 ONO(oxide-nitride-oxide) 복합막이 사용된다. 플래시 메모리 셀의 주요특성은 크게 프로그램 속도, 소거 속도, 프로그램 셀의 산포, 소거 셀의 산포이며, 신뢰성 관련 특성으로 프로그램/소거 반복특성(endurance), 데이타 저장특성(data retention) 등이 있다.
이러한 특성은 앞서 언급한 셀의 구조와 밀접한 관계를 이루며, 일반적으로 프로그램 및 소거 속도는 기판과 플로팅 게이트간의 캐패시턴스(Ctunnel), 플로팅 게이트와 컨트롤 게이트간의 캐패시턴스(Cono)의 비율로 결정되며 보다 정확하게는 캐패시티브 커플링 비율에 비례하는 관계를 보인다. 여기서 커플링 비율은 다음과 같이 표현된다.
즉, 일정한 동작 전압에서 높은 프로그램 및 소거속도를 얻을려면 높은 커플링 비율을 확보해야 하며, 그러기 위해서는 Ctunnel을 작게 하거나 Cono를 크게 함이 필요하다. 상기 Ctunnel을 작게 하기 위해서는 터널 산화막의 두께를 증가시키거나, 플로팅 게이트와 기판과의 접촉면적을 줄이는 것이 필요하며, Cono를 증가 시키기 위해서는 플로팅 게이트와 컨트롤 게이트간의 접촉면적을 크게 하거나 유전막의 두께를 작게 함이 필요하고, 더 나아가 높은 유전율을 갖는 소재의 적용이 검토될 수 있다. 이러한 높은 커플링 비율을 얻기 위해 통상적으로 취하는 방법은 플로팅 게이트와 기판과의 접촉면적인 활성(active) 면적을 줄이거나, 플로팅 게이트와 컨트롤 게이트간의 접촉면적을 증가시키는 방법을 사용한다. 왜냐하면 터널 산화막 두께의 증가는 전자의 주입효율이 저하되는 단점이 있으며, 플로팅 게이트와 컨트롤 게이트간의 유전막 두께의 감소는 셀 신뢰성, 특히 데이타 저장특성과 프로그램/소거 반복특성에 민감하기 때문에 통상적으로 고려의 대상이 되지 않는다.
이러한 이유로 셀의 크기 감소시 높은 커플링 비율을 유지 또는 개선하기 위해서는 기판과 플로팅 게이트간의 접촉면적을 작게 하고, 플로팅 게이트와 컨트롤 게이트간의 접촉면적을 크게 하는 방법을 주로 사용하지만 여기에는 많은 제한이 따른다. 특히 플로팅 게이트의 표면적을 크게 해야 함에 따라 플로팅 게이트의 높이가 상대적으로 높아지고, 디자인-룰(design-rule)이 감소함에 따라 플로팅 게이트간의 공간(space)이 감소하게 된다. 또한 상기 플로팅 게이트 높이 비율이 증가함에 따라 셀의 위상(位相, topology)적 구조측면에서 셀 특성은 매우 불리하게 된다. 즉 상대적인 플로팅 게이트의 높이 증가는 셀의 선폭(line width) 및 공간의 감소시 여러가지 공정 난이도를 증가시키고, 특히 플로팅 게이트와 활성영역과의 중첩도의 감소, 즉 활성영역과 플로팅 게이트의 오정렬(mis-alignment)의 증가는 고집적화에 제한적인 요소로 작용하고 있다. 또한 특히 플래시 메모리의 워드라인 같이 수 천 내지 수 만 ㎛를 버싱(bussing)하는 소자의 경우 프린지(fringe) 캐패시턴스의 영향으로 신호지연뿐만 아니라 원하지 않은 영역이 프로그램 또는 읽어지는 간섭(disturbance)현상을 야기시키게 된다.
지금까지 살펴 본 커플링 비율에 따른 특성 이외에 플래시 메모리 셀의 특성은 커플링 비율의 변동(variation)에 관계되는 프램그램 및 소거 셀의 산포 특성, 신뢰성에 관계되는 반복특성, 저장특성 등 여러 조건이 함께 만족되어야 한다. 특히 셀의 산포측면에서 상기 커플링 비율의 의미는 보다 중요한데, 이는 디자인-룰 감소에 따른 상대적인 임계 크기(critical dimension)의 변동의 증가, MLC(multi level cell) 적용에 따른 셀 균일성(cell uniformity) 요구, 저전압 및 고속화 셀 동작의 요구 등으로 인해 그 중요도는 점점 더하고 있으며, 이러한 셀 산포를 결정하는 요인으로는 커플링 비율의 변동, 터널 산화막의 특성 및 게이트 물질의 균일도 등 여러가지 변수들이 있다.
도 1 내지 도 2는 대한민국 공개특허 제 2002-0095355호에 소개된 플래시 메모리 셀의 평면도 및 단면도이다.
먼저, 도 1은 상기 종래기술에 따른 플래시 메모리 셀의 구조를 도시하는 평면도이다.
다음, 도 2는 도 1의 Ⅱ-Ⅱ'를 따라 취해진 종래기술에 따른 플래시 메모리 셀의 단면도이다. 도 1 및 도 2를 참조하면, 반도체 기판(100)의 소정영역에 배치된 소자분리막(212)의 상부를 복수개의 워드라인(WL)이 가로지른다. 상기 소자분리막은 복수개의 활성영역(214)을 한정한다. 상기 활성영역 및 상기 워드라인 사이에 게이트 패턴(G)들이 개재된다. 상기 게이트 패턴은 차례로 적층된 터널 산화막(202), 플로팅 게이트(204a), 게이트 층간유전막(206a) 및 컨트롤 게이트 전극(208a)을 포함한다. 도시된 바와 같이 게이트 패턴은 소자분리막에 자기정렬(self-aligned)된 측벽을 가지고 활성영역 상에 배치되고, 상기 워드라인은 소자분리막으로 분리된 게이트 패턴들을 연결한다. 따라서, 소자분리막으로 분리된 플로팅 게이트들이 단락(short)될 우려가 없고 소자분리막의 선폭을 줄일 수 있다. 상기 게이트 패턴들 사이의 갭영역은 층간절연막(224)으로 채워져 있다. 상기 워드라인은 게이트 패턴들의 컨트롤 게이트와 접속하여 각각의 게이트 패턴을 연결한다. 게이트 패턴의 측벽에 도시된 측벽 스페이서(spacer, 222)는 주변회로에 이중구조의 불순물 확산층을 형성하는 과정에서 함께 형성되는 것으로서, 경우에 따라 형성되지 않을 수도 있다.
상기 기술은 셀의 고집적화시 플로팅 게이트와 활성영역간의 상기와 같은 중첩도 문제를 해결하기 위한 것으로, 활성영역, 터널 산화막, 플로팅 게이트, 유전막, 컨트롤 게이트가 자기정렬적으로 형성되어 단순화된 제조공정을 가지며, 앞서 언급한 여러 제조공정상의 문제점을 개선할 수 있다. 또한 상기 기술의 셀 구조는 커플링 비율의 관점에서 기판과 플로팅 게이트간의 접촉면적, 플로팅 게이트와 컨트롤 게이트간의 접촉면적을 동일하게 함으로써 커플링 비율의 변화를 최소화함으로써 프로그램 및 소거 셀의 산포를 균일하게 할 수 있는 장점을 가진다. 하지만 접촉면적의 크기를 동일하게 함으로써 기존의 터널 산화막 및 유전막의 사양을 적용할 경우 대략 0.4 정도의 낮은 커플링 비율을 보이며, 이에 따라 프로그램 및 소거속도는 매우 느리다는 단점을 갖게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트와 기판과의 접촉면적을 줄여 터널 산화막의 캐패시턴스를 낮춤으로써 높은 캐패시티브 커플링 비율을 확보하고 플래시 메모리의 프로그램 및 소거속도를 높일 수 있는 플래시 메모리 셀 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판에 소정거리 이격되어 형성된 트렌치 형태의 소자분리막; 상기 소자분리막의 측벽에 자기정렬되어 반도체 기판상에 소정거리 이격되어 형성된 제 1 절연막; 상기 제 1 절연막 사이의 반도체 기판상에 형성된 제 2 절연막; 상기 제 1 절연막과 제 2 절연막의 상부에 소자분리막과 자기정렬되어 순차적으로 형성된 제 1 도전막, 게이트 유전막, 제 2 도전막; 및 상기 소자분리막과 제 2 도전막의 상부에 형성된 제 3 도전막으로 이루어진 플래시 메모리 셀에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판상에 소정거리 이격되어 형성된 트렌치 형태의 소자분리막; 상기 소자분리막의 측벽에 자기정렬되어 반도체 기판상에 소정거리 이격되어 형성된 제 1 절연막; 상기 제 1 절연막 사이의 반도체 기판상에 형성된 제 2 절연막; 상기 제 1 절연막과 제 2 절연막의 상부에 소자분리막과 자기정렬되어 형성된 제 1 도전막; 및 상기 소자분리막과 제 1 도전막의 상부에 순차적으로 형성된 게이트 유전막과 제 2 도전막으로 이루어진 플래시 메모리 셀에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판상에 소정거리 이격되어 형성된 소자분리막; 상기 소자분리막 사이에 상기 소자분리막과 자기정렬되어 반도체 기판의 상부에 순차적으로 형성된 터널 산화막, 제 1 도전막, 게이트 유전막, 제 2 도전막; 및 상기 소자분리막과 제 2 도전막의 상부에 형성된 제 3 도전막으로 이루어진 플래시 메모리 셀에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판에 제 1 절연막을 형성하고 소정부분 식각하여 상기 반도체 기판을 소정부분 개방하는 단계; 상기 개방된 반도체 기판에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계; 상기 제 2 도전막의 상부에 마스크를 형성하고 상기 제 2 도전막, 게이트 유전막, 제 1 도전막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계; 상기 트렌치를 갭필하고 평탄화하는 단계; 및 상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 형성하는 단계로 이루어진 플래시 메모리 셀 제조방법에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판에 제 1 절연막을 형성하고 소정부분 식각하여 상기 반도체 기판을 소정부분 개방하는 단계; 상기 개방된 반도체 기판에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막 및 제 2 절연막의 상부에 제 1 도전막을 적층하는 단계; 상기 제 1 도전막의 상부에 마스크를 형성하고 상기 제 1 도전막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계; 상기 트렌치를 갭필하고 평탄화하는 단계; 및 상기 소자분리막 및 제 1 도전막의 상부에 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계로 이루어진 플래시 메모리 셀 제조방법에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판에 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계; 상기 제 2 도전막의 상부에 마스크를 형성하고 상기 제 2 도전막, 게이트 유전막, 제 1 도전막, 터널 산화막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계; 상기 트렌치를 갭필하고 평탄화하는 단계; 및 상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 적층하는 단계로 이루어진 플래시 메모리 셀 제조방법에 의해 달성된다.
또한 본 발명의 상기 목적은 반도체 기판에 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계; 상기 제 2 도전막의 상부에 마스크를 형성하고 반도체 기판이 노출될 때까지 식각하는 단계; 상기 식각에 의해 자기정렬되어 형성된 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막의 측벽에 스페이서를 형성하는 단계; 상기 기판을 열처리하여 열산화막을 형성하는 단계; 소자분리 트렌치를 형성하는 단계; 상기 트렌치를 갭필하고 평탄화하는 단계; 및 상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 적층하는 단계로 이루어진 플래시 메모리 셀 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3a 내지 도 3j는 본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 제조방법을 보여주는 단면도이다. 이하 도면은 도 1의 점선으로 표시되는 영역에 해당하는 단면도로서 소자 활성영역과 소자분리막을 가로지르는 단면을 나타내고 있다.
먼저, 도 3a는 반도체 기판(10)에 제 1 절연막(11)을 적층하는 단계를 보여주는 단면도이다. 상기 제 1 절연막은 실리콘 산화막을 50 내지 1000Å의 두께로 형성함이 바람직하다.
다음, 도 3b는 질화막 마스크를 형성하는 단계를 보여주는 단면도이다. 상기 제 1 절연막의 상부에 질화막(12)을 적층하고 포토레지스트 패턴(13)을 이용해 질화막 마스크 패턴을 형성한다.
다음, 도 3c는 상기 질화막 마스크 패턴(14)의 내부 측벽에 에치백(etch-back) 공정으로 스페이서(15)를 형성하는 단계를 보여주는 단면도이다. 이는 이후 패터닝되는 제 1 절연막의 임계폭(critical dimension; CD)을 보상하기 위한 것으로 경우에 따라 선택적으로 실시할 수 있다.
다음, 도 3d는 상기 제 1 절연막에 패턴을 형성하는 단계를 보여주는 단면도이다. 상기 스페이서를 구비한 질화막 마스크 패턴을 식각마스크로 하여 반도체 기판이 노출될 때까지 제 1 절연막을 식각하고 소자 활성영역을 개방한다. 상기 식각공정은 제 1 절연막 하부의 반도체 기판상에 식각 손상(damage)이 없도록 건식식각과 습식식각, 또는 습식식각을 최적화하여 진행한다. 또한 상기 제 1 절연막의 식각은 상기 질화막 마스크를 이용하지 않고 제 1 절연막의 상부에 직접 포토레지스트 패턴을 형성하여 식각을 진행할 수도 있다.
한편 플래시 메모리 셀에서 중요한 터널 산화막의 품질확보를 위해 반도체 기판의 손상을 줄이는 목적으로 제 1 절연막의 하부에 식각정지막을 개재할 수 있다. 즉 제 1 절연막 적층시 기판 인접부위 즉, 기판의 표면에서 소정의 높이에 식각정지막을 추가로 적층하여 상기 식각정지막이 노출될 때까지는 건식식각을 진행하고 이후 식각정지막과 하부의 잔류 제 1 절연막을 습식식각으로 제거하여 반도체 기판의 표면 손상을 방지할 수 있다.
다음, 도 3e는 터널 산화막(16)을 형성하는 단계를 보여주는 단면도이다. 상기 부분적으로 개방된 반도체 기판의 상부, 즉 소자 활성영역의 상부에 터널 산화막의 제 2 절연막을 증착한다. 바람직한 제 2 절연막의 두께는 10 내지 200Å이며, 상기 제 1 절연막과는 100Å 이상의 두께 차이를 가지고 얇게 형성된다. 이때 메모리 셀의 소자 활성영역은 패터닝된 제 1 절연막의 폭에 의해 정의됨으로써 상기 제 1 절연막 패턴의 내부에 형성된 터널 산화막은 종래의 기술에 비해 그 폭이 좁고 따라서 플로팅 게이트와 반도체 기판이 접촉하는 면적이 작아지게 된다. 이로써 높은 캐패시티브 커플링 비율을 확보할 수 있게 된다.
다음, 도 3f는 제 1 도전막(17), 게이트 유전막(18) 및 제 2 도전막(19)을 순차적으로 적층하는 단계를 보여주는 단면도이다. 상기 제 1 도전막은 캐패시터의 플로팅 게이트 역할을 하는 것으로서, 폴리실리콘을 30 내지 200Å의 두께로 형성한다. 이후 ONO 복합막으로 구성된 고유전율의 게이트 유전막을 각각의 두께가 20 내지 100Å, 30 내지 150Å, 20 내지 100Å이 되도록 형성한다. 이후 컨트롤 게이트 역할을 하는 제 2 도전막을 100 내지 1000Å의 두께의 폴리실리콘을 적층하여 형성한다. 이때 제 2 도전막을 제 1 도전막에 비해 두껍게 적층하는 것은 하부 제 1 절연막 패턴에 의한 주름(seam)을 제거하기 위함이다. 또한 상기 게이트 유전막은 기존의 ONO 복합막 이외에 실리콘 산화막과 질화막의 복합막 또는 실리콘 산화막과 탄탈륨(tantalum) 산화막의 복합막 또는 실리콘 산화막과 티타늄(titanium)산화막의 복합막 또는 실리콘 산화막과 알루미늄(aluminum) 산화막의 복합막 또는 실리콘 산화막과 하프늄 산화막의 복합막 등으로 형성될 수 있다.
다음, 도 3g는 질화막/산화막 패턴을 형성하는 단계를 보여주는 단면도이다. 상기 제 2 도전막의 상부에 질화막(20)과 산화막(21)을 순차적으로 적층하고 상기 제 1 절연막 패턴의 폭(소자 활성영역의 폭)보다 큰 폭을 가지도록 포토리소그래피 공정을 이용해 패턴을 형성한다. 상기 질화막/산화막 패턴은 이후 진행될 STI(shallow trench isolation) 소자분리막을 형성하는 단계에서 마스크 역할을 하며, 질화막은 소자분리막이 형성된 이후 진행되는 CMP(chemical mechanical polishing) 공정에서 정지막(stopper) 역할을 하게 된다. 이후 상기 질화막/산화막 패턴의 측벽에 CD 조절용 질화막 스페이서(22)를 형성한다. 상기 스페이서는 이후 형성될 컨트롤 게이트와 게이트 유전막 그리고 플로팅 게이트의 임계폭을 조절해 주는 역할을 한다.
다음, 도 3h는 소자분리 트렌치(trench, 23)를 형성하는 단계를 보여주는 단면도이다. 상기 질화막/산화막 패턴을 식각마스크로 하여 제 2 도전막, 게이트 유전막, 제 1 도전막, 제 2 절연막, 제 1 절연막 및 반도체 기판을 순차적으로 소정 깊이만큼 식각하여 소자분리 트렌치를 형성한다. 이때 상기 트렌치의 측벽을 따라서 상기 제 2 도전막, 게이트 유전막, 제 1 도전막, 제 2 절연막 및 제 1 절연막이 자기정렬(self-align)된다. 즉 상기 소자분리 트렌치는 자기정렬 STI(self-alinged STI; SA-STI)임을 특징으로 한다. 또한 상기 트렌치는 반도체 기판의 하부로 1000Å 이상의 깊이를 가지고 전체 3000Å의 두께로 형성된다.
다음, 도 3i는 상기 트렌치를 갭필(gap-fill)하고 CMP를 실시하는 단계를 보여주는 단면도이다. 이때 상기 트렌치를 갭필하는 제 3 절연막은 열산화막과 HDP(High Density Plasma) 산화막의 복합막 또는 열산화막과 CVD(Chemical Vapor Deposition) 산화막의 복합막으로 구성된다. 이후 상기 CMP 정지막용 질화막이 노출될 때까지 CMP 공정을 실시한다. 이후 도시되지는 않았지만 상기 CMP 정지막용 질화막을 제거하고 동시에 STI 절연막의 높이도 함께 조정하는 식각을 실시하여 제 2 도전막 표면을 노출시킨다.
다음, 도 3j는 상기 제 2 도전막과 소자분리막의 상부 전면에 워드라인 역할을 하는 제 3 도전막(24)을 적층하는 단계를 보여주는 단면도이다. 상기 제 3 도전막은 폴리실리콘 또는 폴리사이드(polycide) 또는 소정의 금속이 포함된 폴리실리콘 복합막으로 구성된다. 이후 도 1에 도시된 바와 같이 상기 워드라인을 패터닝하여 소자분리 영역을 가로지르는 복수개의 워드라인을 완성한다. 상기 워드라인의 형성은 제 3 도전막의 패터닝 뿐만 아니라 이를 식각 자기정렬 마스크로 하여 하부의 제 2 도전막, 게이트 유전막, 제 1 도전막을 순차적으로 식각함을 포함한다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 제조방법을 보여주는 단면도이다.
제 2 실시예에서 터널 산화막 역할을 하는 제 1 절연막을 형성하는 단계까지는 상술한 제 1 실시예의 도 3a 내지 도 3e에서 설명된 것과 동일하다.
이어서, 도 4a는 터널 산화막(25)의 상부에 플로팅 게이트 역할을 하는 제 1 도전막(26)을 적층하는 단계를 보여주는 단면도이다. 이때 메모리 셀의 소자 활성영역은 패터닝된 제 1 절연막의 폭에 의해 정의됨으로써 상기 제 1 절연막 패턴의 내부에 형성된 터널 산화막은 종래의 기술에 비해 그 폭이 좁고 따라서 플로팅 게이트와 반도체 기판이 접촉하는 면적이 작아지게 된다. 이로써 높은 캐패시티브 커플링 비율을 확보할 수 있게 된다.
다음, 도 4b는 도 3g와 유사하게 제 1 도전막의 상부에 소자분리 트렌치를 형성하기 위한 마스크와 CMP 정지막 역할을 하는 질화막/산화막 패턴을 형성하는 단계를 보여주는 단면도이다.
다음, 도 4c는 도 3h와 유사하게 소자분리 트렌치를 형성하는 단계를 보여주는 단면도이다.
다음, 도 4d는 도 3i와 유사하게 상기 트렌치를 갭필하고 CMP를 실시하여 제 1 도전막 표면을 노출시키는 단계를 보여주는 단면도이다.
다음, 도 4e는 고유전율의 게이트 유전막(27)과 컨트롤 게이트 역할 및 워드라인 역할을 하는 제 2 도전막(28)을 순차적으로 적층하는 단계를 보여주는 단면도이다. 상기 제 2 도전막은 폴리실리콘 또는 폴리사이드 또는 소정이 금속이 포함된 폴리실리콘 복합막으로 구성된다. 이후 도 1에 도시된 바와 같이 상기 제 2 도전막과 게이트 유전막 그리고 제 1 도전막을 자기정렬적으로 패터닝하여 소자분리 영역을 가로지르는 복수개의 워드라인을 완성한다.
도 5a 내지 도 5c는 본 발명의 제 3 실시예에 따른 플래시 메모리 셀의 제조방법을 보여주는 단면도이다.
제 3 실시예에서는 제 1 실시예 내지 제 2 실시예에서의 제 1 절연막 형성과정이 제거된다.
먼저, 도 5a는 반도체 기판(29)의 상부에 터널 산화막(30), 제 1 도전막(31), 게이트 유전막(32) 및 제 2 도전막(33)을 순차적으로 적층하는 단계를 보여주는 단면도이다.
다음, 도 5b는 도 3g와 유사하게 제 1 도전막의 상부에 소자분리 트렌치를 형성하기 위한 마스크와 CMP 정지막 역할을 하는 질화막/산화막 패턴을 형성하는 단계를 보여주는 단면도이다. 여기서 상기 게이트 유전막은 기존의 ONO 복합막 이외에 산화막과 질화막의 복합막 또는 산화막과 탄탈륨 산화막의 복합막 또는 산화막과 티타늄 산화막의 복합막 또는 산화막과 알루미늄 산화막의 복합막 또는 실리콘 산화막과 하프늄 산화막의 복합막 등으로 형성될 수 있다. 또한 상기 복합막을 ALD(Atomic Layer Deposition) 공정으로 증착하여 고내압과 높은 캐패시턴스를 가진 게이트 유전막을 형성할 수 있다.
다음, 도 5c는 상기 도 3h 내지 도 3j 단계와 유사하게 소자분리 트렌치를 형성하고 갭필한 후 CMP를 실시하고, 이후 제 3 도전막을 적층하여 워드라인(34)을 형성하는 단계를 보여주는 단면도이다. 이후 도 3에서 설명된 바와 같이 상기 워드라인을 패터닝하여 소자분리 영역을 가로지르는 복수개의 워드라인을 완성한다. 이때 상기 워드라인의 형성은 제 3 도전막의 패터닝 뿐만 아니라 이를 식각 자기정렬 마스크로 하여 하부의 제 2 도전막, 게이트 유전막, 제 1 도전막을 순차적으로 식각함을 포함한다.
도 6a 내지 도 6e는 본 발명의 제 4 실시예에 따른 플래시 메모리 셀의 제조방법을 보여주는 단면도이다.
먼저, 도 6a는 상기 도 5b와 동일하게 마스크 패턴을 형성하는 단계를 보여주는 단면도이다.
다음, 도 6b는 제 2 도전막, 게이트 유전막, 제 1 도전막 및 터널 산화막을 순차적으로 식각하여 실리콘 표면을 노출시키고 스페이서(35)를 형성하는 단계를 보여주는 단면도이다. 상기 스페이서는 산화방지막 역할을 하는 질화막으로 형성되며, 50 내지 150Å의 폭을 가진다.
다음, 도 6c는 열산화막(36)을 형성하는 단계를 보여주는 단면도이다. 노출된 반도체 기판의 표면을 산소를 포함한 분위기에서 열처리하게 되면, 터널 산화막의 하부까지 산소가 확산되어 열산화막이 형성된다. 이때 상기 열산화막은 100Å 이상의 두께를 가지고 형성된다.
한편, 도 6d는 반도체 기판을 소정 깊이 식각한 후 열산화막(37)을 형성한 모습을 보여주는 단면도이다.
다음, 도 6e는 도 3h와 유사하게 소자분리 트렌치를 형성하는 단계를 보여주는 단면도이다. 트렌치를 형성하기 위한 식각과정에서 터널 산화막 하부에 형성된 열산화막을 제외한 부분은 제거된다. 이때 메모리 셀의 소자 활성영역은 터널 산화막 하부에 형성된 열산화막 사이의 폭에 의해 정의됨으로써 상기 터널 산화막과 반도체 기판이 접촉하는 면적이 작아진다. 이로써 기존의 ONO 복합막을 사용하더라도 높은 캐패시티브 커플링 비율을 확보할 수 있게 된다. 이후 도 3i 내지 도 3j와 유사한 후속공정을 거쳐 워드라인(38)을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 플래시 메모리 셀 및 그 제조방법은 플로팅 게이트와 기판과의 접촉면적을 줄여 터널 산화막의 캐패시턴스를 낮춤으로써 높은 캐패시티브 커플링 비율을 확보하고 플래시 메모리의 프로그램 및 소거 속도를 높일 수 있으며 또한 고집적화된 셀의 제조공정을 단순화 할 수 있는 효과가 있다.
도 1은 종래기술에 의한 플래시 메모리 셀의 평면도.
도 2는 도 1의 II-II'를 따라 취해진 종래기술에 의한 플래시 메모리 셀의 단면도.
도 3a 내지 도 3j는 본 발명의 제 1 실시예에 따른 플래시 메모리 셀의 제조공정을 보여주는 단면도.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 플래시 메모리 셀의 제조공정을 보여주는 단면도.
도 5a 내지 도 5c는 본 발명의 제 3 실시예에 따른 플래시 메모리 셀의 제조공정을 보여주는 단면도.
도 6a 내지 도 6e는 본 발명의 제 4 실시예에 따른 플래시 메모리 셀의 제조공정을 보여주는 단면도.

Claims (50)

  1. 플래시 메모리 셀에 있어서,
    반도체 기판에 소정거리 이격되어 형성된 트렌치 형태의 소자분리막;
    상기 소자분리막의 측벽에 자기정렬되어 반도체 기판상에 소정거리 이격되어 형성된 제 1 절연막;
    상기 제 1 절연막 사이의 반도체 기판상에 형성된 제 2 절연막;
    상기 제 1 절연막과 제 2 절연막의 상부에 소자분리막과 자기정렬되어 순차적으로 형성된 제 1 도전막, 게이트 유전막, 제 2 도전막; 및
    상기 소자분리막과 제 2 도전막의 상부에 형성된 제 3 도전막
    을 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀.
  2. 플래시 메모리 셀에 있어서,
    반도체 기판상에 소정거리 이격되어 형성된 트렌치 형태의 소자분리막;
    상기 소자분리막의 측벽에 자기정렬되어 반도체 기판상에 소정거리 이격되어 형성된 제 1 절연막;
    상기 제 1 절연막 사이의 반도체 기판상에 형성된 제 2 절연막;
    상기 제 1 절연막과 제 2 절연막의 상부에 소자분리막과 자기정렬되어 형성된 제 1 도전막; 및
    상기 소자분리막과 제 1 도전막의 상부에 순차적으로 형성된 게이트 유전막과 제 2 도전막
    을 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀.
  3. 플래시 메모리 셀에 있어서,
    반도체 기판상에 소정거리 이격되어 형성된 소자분리막;
    상기 소자분리막 사이에 상기 소자분리막과 자기정렬되어 반도체 기판의 상부에 순차적으로 형성된 터널 산화막, 제 1 도전막, 게이트 유전막, 제 2 도전막; 및
    상기 소자분리막과 제 2 도전막의 상부에 형성된 제 3 도전막
    을 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀.
  4. 제 3항에 있어서,
    상기 소자분리막과 자기정렬되어 터널 산화막의 하부에 소정의 폭을 가지고 형성된 열산화막을 더 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제 1 절연막은 50 내지 1000Å 두께의 실리콘 산화막임을 특징으로 하는 플래시 메모리 셀.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제 2 절연막은 10 내지 200Å 두께의 터널 산화막이며, 상기 제 1 절연막과는 100Å 이상의 두께차이로 얇게 형성됨을 특징으로 하는 플래시 메모리 셀.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 도전막은 플로팅 게이트 역할을 하며, 30 내지 200Å 두께의 폴리실리콘임을 특징으로 하는 플래시 메모리 셀.
  8. 제 1항 또는 제 2항에 있어서,
    상기 게이트 유전막은 고유전율의 ONO 복합막임을 특징으로 하는 플래시 메모리 셀.
  9. 제 8항에 있어서,
    상기 ONO 복합막은 각각의 두께가 제 1 도전막에서 순차적으로 20 내지 100Å, 30 내지 150Å, 20 내지 100Å 임을 특징으로 하는 플래시 메모리 셀.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 게이트 유전막은 실리콘 산화막과 질화막의 복합막 또는 실리콘 산화막과 탄탈륨 산화막의 복합막 또는 실리콘 산화막과 티타늄 산화막의 복합막 또는 실리콘 산화막과 알루미늄 산화막의 복합막임을 특징으로 하는 플래시 메모리 셀.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 2 도전막은 컨트롤 게이트 역할을 하며, 100 내지 1000Å 두께의 폴리실리콘임을 특징으로 하는 플래시 메모리 셀.
  12. 제 1항 또는 제 3항에 있어서,
    상기 제 3 도전막은 워드라인 역할을 하며 폴리실리콘 또는 폴리사이드 또는 소정의 금속이 포함된 폴리실리콘 복합막임을 특징으로 하는 플래시 메모리 셀.
  13. 제 12항에 있어서,
    상기 워드라인은 소자분리막을 가로지르며, 하부의 제 2 도전막, 게이트 유전막 및 제 1 도전막이 워드라인 패턴에 자기정렬되어 식각됨을 특징으로 하는 플래시 메모리 셀.
  14. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소자분리막은 반도체 기판의 표면에서 1000Å 이상의 깊이를 가짐을 특징으로 하는 플래시 메모리 셀.
  15. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 소자분리막은 열산화막과 HDP 산화막의 복합막 또는 열산화막과 CVD 산화막의 복합막임을 특징으로 하는 플래시 메모리 셀.
  16. 제 2항에 있어서,
    상기 제 1 절연막과 제 2 절연막을 게이트 유전막으로 하고, 상기 제 1 도전막을 게이트 전극으로 하는 트랜지스터로 작용함을 특징으로 하는 플래시 메모리 셀.
  17. 제 2항에 있어서,
    상기 제 2 도전막은 컨트롤 게이트 및 워드라인 역할을 하며 폴리실리콘 또는 폴리사이드 또는 소정의 금속이 포함된 폴리실리콘 복합막임을 특징으로 하는 플래시 메모리 셀.
  18. 제 17항에 있어서,
    상기 워드라인은 소자분리막을 가로지르며, 하부의 게이트 유전막 및 제 1 도전막이 워드라인 패턴에 자기정렬되어 식각됨을 특징으로 하는 플래시 메모리 셀.
  19. 플래시 메모리 셀 제조방법에 있어서,
    반도체 기판에 제 1 절연막을 형성하고 소정부분 식각하여 상기 반도체 기판을 소정부분 개방하는 단계;
    상기 개방된 반도체 기판에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막 및 제 2 절연막의 상부에 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계;
    상기 제 2 도전막의 상부에 마스크를 형성하고 상기 제 2 도전막, 게이트 유전막, 제 1 도전막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하고 평탄화하는 단계; 및
    상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  20. 플래시 메모리 셀 제조방법에 있어서,
    반도체 기판에 제 1 절연막을 형성하고 소정부분 식각하여 상기 반도체 기판을 소정부분 개방하는 단계;
    상기 개방된 반도체 기판에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막 및 제 2 절연막의 상부에 제 1 도전막을 적층하는 단계;
    상기 제 1 도전막의 상부에 마스크를 형성하고 상기 제 1 도전막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하고 평탄화하는 단계; 및
    상기 소자분리막 및 제 1 도전막의 상부에 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  21. 플래시 메모리 셀 제조방법에 있어서,
    반도체 기판에 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계;
    상기 제 2 도전막의 상부에 마스크를 형성하고 상기 제 2 도전막, 게이트 유전막, 제 1 도전막, 터널 산화막 및 반도체 기판을 식각하여 소자분리 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하고 평탄화하는 단계; 및
    상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 적층하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  22. 플래시 메모리 셀 제조방법에 있어서,
    반도체 기판에 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막을 순차적으로 적층하는 단계;
    상기 제 2 도전막의 상부에 마스크를 형성하고 반도체 기판이 노출될 때까지 식각하는 단계;
    상기 식각에 의해 자기정렬되어 형성된 터널 산화막, 제 1 도전막, 게이트 유전막 및 제 2 도전막의 측벽에 스페이서를 형성하는 단계;
    상기 기판을 열처리하여 열산화막을 형성하는 단계;
    소자분리 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하고 평탄화하는 단계; 및
    상기 소자분리막 및 제 2 도전막의 상부에 제 3 도전막을 적층하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  23. 제 19항 또는 제 20항에 있어서,
    상기 터널 산화막을 형성하는 단계는
    반도체 기판에 제 1 절연막과 질화막을 순차적으로 적층하는 단계;
    상기 질화막에 패턴을 형성하고 상기 패턴을 식각마스크로 하여 제 1 절연막을 부분식각하여 소정 폭의 반도체 기판을 개방하는 단계; 및
    상기 개방된 반도체 기판의 상부에 제 2 절연막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  24. 제 19항 또는 제 20항에 있어서,
    상기 터널 산화막을 형성하는 단계는
    반도체 기판에 식각정지막을 게재하여 제 1 절연막과 질화막을 순차적으로 적층하는 단계;
    상기 질화막에 패턴을 형성하고 상기 패턴을 식각마스크로 하여 식각정지막이 노출될 때까지 제 1 절연막을 부분식각하고 상기 식각정지막과 잔류 제 1 절연막을 제거하여 소정 폭의 반도체 기판을 개방하는 단계; 및
    상기 개방된 반도체 기판의 상부에 제 2 절연막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  25. 제 19항 또는 제 20항에 있어서,
    상기 터널 산화막을 형성하는 단계는
    반도체 기판에 제 1 절연막을 적층하는 단계;
    제 1 절연막의 상부에 포토레지스트 패턴을 형성하고 상기 패턴을 식각마스크로 하여 제 1 절연막을 부분식각하여 소정 폭의 반도체 기판을 개방하는 단계; 및
    상기 개방된 반도체 기판의 상부에 제 2 절연막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 셀 제조방법.
  26. 제 19항 또는 제 20항에 있어서,
    상기 제 1 절연막은 50 내지 1000Å 두께의 실리콘 산화막이며 제 2 절연막과 100Å 이상의 두께차이를 가지고 두껍게 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  27. 제 19항 또는 제 20항에 있어서,
    상기 제 2 절연막은 터널 산화막의 역할을 하며 10 내지 200Å 두께로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  28. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 제 1 도전막은 플로팅 게이트 역할을 하며, 30 내지 200Å 두께의 폴리실리콘으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  29. 제 19항, 제 20항 또는 제 22항 중 어느 한 항에 있어서,
    상기 게이트 유전막은 고유전율의 ONO 복합막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  30. 제 29항에 있어서,
    상기 ONO 복합막은 순차적으로 0 내지 100Å, 30 내지 150Å, 20 내지 100Å의 두께로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  31. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 게이트 유전막은 실리콘 산화막과 질화막의 복합막 또는 실리콘 산화막과 탄탈륨 산화막의 복합막 또는 실리콘 산화막과 티타늄 산화막의 복합막 또는 실리콘 산화막과 알루미늄 산화막의 복합막 또는 실리콘 산화막과 하프늄 산화막의 복합막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  32. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 제 2 도전막은 컨트롤 게이트 역할을 하며, 100 내지 1000Å 두께의 폴리실리콘으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  33. 제 19항, 제 21항 또는 제 22항 중 어느 한 항에 있어서,
    상기 제 3 도전막은 워드라인 역할을 하며 폴리실리콘 또는 폴리사이드 또는 소정의 금속이 포함된 폴리실리콘 복합막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  34. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 소자분리막은 열산화막과 HDP 산화막의 복합막 또는 열산화막과 CVD 산화막의 복합막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  35. 제 20항에 있어서,
    상기 제 2 도전막은 컨트롤 게이트 및 워드라인 역할을 하며 폴리실리콘 또는 폴리사이드 또는 소정의 금속이 포함된 폴리실리콘 복합막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  36. 제 20항 또는 제 21항에 있어서,
    상기 질화막 패턴은 질화막 스페이서를 더 포함하여 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  37. 제 23항에 있어서,
    상기 제 1 절연막 식각공정은 건식식각과 습식식각을 병행하거나 또는 습식식각만으로 실시함을 특징으로 하는 플래시 메모리 셀 제조방법.
  38. 제 24항에 있어서,
    상기 제 1 절연막 식각공정은 건식식각과 습식식각을 병행하거나 또는 습식식각만으로 실시함을 특징으로 하는 플래시 메모리 셀 제조방법.
  39. 제 23항에 있어서,
    상기 마스크는 제 2 도전막의 상부에 질화막과 산화막을 순차적으로 적층하고 패터닝하여 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  40. 제 24항에 있어서,
    상기 마스크는 제 2 도전막의 상부에 질화막과 산화막을 순차적으로 적층하고 패터닝하여 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  41. 제 25항에 있어서,
    상기 마스크는 제 2 도전막의 상부에 질화막과 산화막을 순차적으로 적층하고 패터닝하여 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  42. 제 41항에 있어서,
    상기 질화막은 CMP 정지막의 역할을 하고 상기 산화막은 소자분리 트렌치를 형성하기 위한 식각마스크의 역할을 함을 특징으로 하는 플래시 메모리 셀 제조방법.
  43. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 마스크는 그 측벽에 질화막 스페이서가 더 추가되어 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  44. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 소자분리 트렌치는 반도체 기판의 하부로 1000Å 이상의 깊이를 가지고 전체 두께는 3000Å의 SA-STI 임을 특징으로 하는 플래시 메모리 셀 제조방법.
  45. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 갭필은 열산화막과 HDP 산화막의 복합막 또는 열산화막과 CVD 산화막의 복합막으로 실시됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  46. 제 19항 내지 제 22항 중 어느 한 항에 있어서,
    상기 평탄화 이후 CMP 정지막용 질화막을 제거하고 동시에 STI 절연막의 높이도 함께 조정하는 식각을 더 실시함을 특징으로 하는 플래시 메모리 셀 제조방법.
  47. 제 22항에 있어서,
    상기 스페이서는 50 내지 150Å의 폭을 가지고 산화방지막 역할을 하는 질화막으로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  48. 제 22항에 있어서,
    상기 열산화막은 노출된 반도체 기판의 표면을 산소를 포함한 분위기에서 열처리하여 100Å 이상의 두께로 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  49. 제 22항에 있어서,
    상기 열산화막은 터널 산화막의 하부까지 산소가 확산되어 열산화막이 형성됨을 특징으로 하는 플래시 메모리 셀 제조방법.
  50. 제 22항에 있어서,
    상기 트렌치를 형성하기 위한 식각과정에서 터널 산화막 하부에 형성된 열산화막은 제거되지 않고 잔존함을 특징으로 하는 플래시 메모리 셀 제조방법.
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