KR20030067824A - 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법 - Google Patents
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Abstract
부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공한다. 이 메모리 소자의 셀은, 반도체 기판의 소정영역에 서로 평행하게 배치되어 복수개의 활성영역을 한정하는 소자분리막들을 갖는다. 각 소자분리막들은 반도체 기판 상부에 돌출된 측벽들을 갖는다. 소자분리막들의 상부를 복수개의 워드라인들이 가로지른다. 각 활성영역들 및 각 워드라인들 사이에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극이 개재되어 있다. 부유게이트, 및 제어게이트 전극의 각 측벽들은 이웃한 소자분리막들에 자기정렬되어 있다. 이웃한 소자분리막들에 자기정렬된 부유게이트 및 제어게이트 전극은, 반도체 기판에 복수개의 활성영역을 한정하는 트렌치 소자분리막들과, 각 활성영역 상에 차례로 적층된 산화막 패턴, 부유게이트 패턴, 유전막 패턴 및 제어게이트 패턴을 형성하고, 소자분리막 및 제어게이트 패턴 상에 도전막을 형성하고, 도전막, 제어게이트 패턴, 유전막 패턴, 부유게이트 패턴 및 산화막 패턴을 차례로 패터닝하여 형성한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그 제조방법에 관한 것이다.
디램(DRAM)은 에스램(SRAM)과 같은 기억소자에 비하여 높은 집적도를 보이는 장점을 갖는다. 그러나, 디램은 기억 셀에 저장된 데이타가 소멸되는 것을 방지하기 위하여 주기적으로 리프레쉬 되어지는 것이 요구된다. 따라서, 대기 모드(stand-by mode)에서 조차도 전력소모가 증가한다. 이와는 반대로, 비휘발성 메모리 소자는 기억 셀들을 리프레쉬 시킬 필요가 없는 장점을 갖는다.
도 1은 종래기술에 따른 전형적인 비휘발성 메모리 소자인 플래시 메모리 소자의 셀을 나타낸 평면도이다.
도 2 및 도 3은 각각 도 1의 I-I' 및 Ⅱ-Ⅱ'를 따라 취해진 플래시 메모리 소자의 셀을 나타낸 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 기판의 소정영역에 소자분리막들(4)이 배치되어 복수개의 활성영역들(3)을 한정한다. 상기 소자분리막들(4)의 상부를 서로 평행한 워드라인들(14)이 가로지른다. 상기 각 워드라인들(14) 및 상기 각 활성영역들(3) 사이에 부유게이트(16)가 개재되어 있다. 상기 각 부유게이트들(16) 및 상기 각 활성영역들(3) 사이에 터널산화막(6)이 개재되고, 상기 부유게이트들(16) 및 상기 각 워드라인들(14) 사이에 게이트 층간유전막(12)이 개재되어 있다. 상기 소자분리막들(4)의 각각은 상기 반도체 기판 상부로 돌출되어 상기 반도체 기판 상부에 돌출된 측벽들을 갖는다.
종래의 비휘발성 메모리 소자에서, 상기 각 부유게이트들(16)은 인접한 소자분리막들(4) 사이에 배치된 하부 부유게이트(8)와, 상기 하부 부유게이트(8) 상부에 위치하며 상기 소자분리막(4)과 중첩된 부분을 갖는 상부 부유게이트(10)로 구성된다. 이에 따라서, 상기 상부 부유게이트(8)의 상부면 및 측벽들은 상기 게이트 층간유전막(12)에 의해 덮여진다. 통상적으로 상기 층간유전막(12)은 ONO막으로 형성된다. 이와 같이, 종래의 비휘발성 메모리 소자는 제한된 영역에서 부유게이트와 제어게이트 전극 사이에 개재되는 게이트 층간절연막의 표면적을 넓이기 위하여 높은 측벽을 갖는 상부 부유게이트(16)가 형성되어 있다. 이에 따라 커플링비를 증가시켜 기입 및 소거전압을 낮출 수는 있다. 그러나, 셀 어레이 영역과 주변회로 영역의 단차로 인하여 공정이 불안정해 질 수 있고, 상부 부유게이트를 형성하기 위한 추가공정이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 높은 커플링비를 유지하면서도 셀 어레이 영역과 주변회로 영역의 단차를 줄일 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트 형성공정이 단순화된 비휘발성 메모리 소자 및 그 제조방법을 제공하는 데 있다.
도 1은 종래기술에 따른 전형적인 비휘발성 메모리 소자인 플래시 메모리 소자의 셀을 나타낸 평면도이다.
도 2 및 도 3은 각각 도 1의 I-I' 및 Ⅱ-Ⅱ'를 따라 취해진 플래시 메모리 소자의 셀을 나타낸 단면도들이다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 셀의 일부분을 나타낸 사시도이다.
도 5a 및 도 9a는 도 4a의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 5b 및 도 9b는 도 4a의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 10 및 도 11은 각각 본 발명에 따른 비휘발성 메모리 소자의 셀 어레이의 일부분을 나타낸 평면도이다.
상기 기술적 과제들을 해결하기 위하여 본 발명은 고유전막의 게이트 층간유전막을 갖는 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공한다.
이 메모리 소자의 셀은, 반도체 기판의 소정영역에 서로 평행하게 배치되어 복수개의 활성영역을 한정하는 소자분리막들을 포함한다. 상기 각 소자분리막들은 상기 반도체 기판 상부에 돌출된 측벽들을 갖는다. 상기 소자분리막들의 상부를 복수개의 워드라인들이 가로지른다. 상기 각 활성영역들 및 상기 각 워드라인들 사이에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극이 개재되어 있다. 본 발명에서, 상기 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극의 각 측벽들은 상기 워드라인과 평행하게 절단된 단면으로 보여질 때, 이웃한 소자분리막들에 자기정렬되어 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명의 비휘발성 메모리 소자의 셀의 제조방법은, 반도체 기판에 복수개의 활성영역들을 한정하는 트렌치를 형성함과 동시에 상기 각 활성영역 상에 산화막 패턴, 부유게이트 패턴, 유전막 패턴, 제어게이트 패턴 및 하드마스크 패턴이 차례로 적층된 적층패턴을 형성하는 것을 포함한다. 상기 적층패턴들 사이의 트렌치 내부 및 상기 적층패턴들 사이의 영역을 채우는 소자분리막을 형성한다. 상기 하드마스크 패턴을 제거하고, 상기 소자분리막들 및 상기 제어게이트 패턴들 상부를 덮는 도전막을 형성한다. 마지막으로, 상기 도전막, 상기 제어게이트 패턴, 상기 유전막 패턴, 상기 부유게이트 패턴 및 상기 산화막 패턴을 차례로 패터닝하여 상기 소자분리막들의 상부를 가로지르는 서로 평행한 워드라인들을 형성하고, 상기 각 활성영역들과 상기 각 워드라인들 사이에 차례로 적층되어 개재된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극을 형성한다.
구체적으로 상기 트렌치들은, 반도체 기판 상에 산화막, 부유게이트막, 유전막 및 제어게이트막 및 하드마스크막을 차례로 형성하고, 상기 하드마스크막, 상기 제어게이트막, 상기 유전막, 상기 부유게이트막, 상기 산화막 및 상기 반도체 기판을 순차적으로 패터닝하여 형성한다. 그 결과, 상기 트렌치들 사이의 활성영역 상에 산화막 패턴, 부유게이트 패턴, 유전막 패턴, 제어게이트 패턴 및 하드마스크 패턴이 차례로 적층된 적층패턴이 형성된다.
상술한 것과 같이 종래의 비휘발성 메모리 소자의 셀은 소자분리막을 형성한 후 높은 측벽을 갖는 상부 부유게이트 패턴을 형성하지만, 이에 반해 본 발명에 따른 비휘발성 메모리 소자는 상기 트렌치를 형성함과 동시에 상기 활성영역 상에 부유게이트 패턴 및 제어게이트 패턴을 형성함으로써 공정을 단순화시킬 수 있고, 주변회로와의 단차를 줄일 수 있다.
본 발명에서 상기 게이트 층간유전막은 메모리 소자의 셀의 커플링비를 향상시키기 위하여 멘델레예프 주기율표(Mendeleef Periodic Table)의 Ⅲ족 또는 ⅤB족에 위치하는 원소들의 금속산화물 또는 상기 금속산화물에 Ⅳ족 원소가 도우핑된 고유전물질로써 형성할 수 있다. 예컨대, 상기 게이트 층간유전막은 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 오산화 바나듐(V2O5)으로 형성하거나, 알루미늄산 하프늄(hafnium aluminate) 및 규산 하프늄(hafnium silicate) 중에서 선택된 고유전막으로 형성할 수 있다. 이밖에, 산화알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5) 및 오산화 바나듐(V2O5) 중에서 하나에 지르코늄, 실리콘, 티타늄 또는 하프늄이 더 도우핑시켜 형성할 수도 있다. 더 나아가서, 상기 게이트 층간유전막은 실리콘 산화막과 상기 열거된 고유전막 중 선택된 하나를 차례로 적층되거나, 실리콘 산화막, 고유전막 및 실리콘 산화막을 차례로 적층될 수도 있다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 셀의 일부분을 나타낸 사시도이다.
도 4를 참조하면, 본 발명에 따른 비휘발성 메모리 소자의 셀은 반도체 기판(50)의 소정영역에 배치되어 복수개의 활성영역(59)을 한정하는 소자분리막들(64)을 포함한다. 상기 소자분리막들(64)의 상부를 복수개의 워드라인들(68w)이 서로 평행하게 가로지른다. 상기 각 활성영역들(59)과 상기 각 워드라인들(68w) 사이에 터널산화막(52t), 부유게이트(54f), 게이트 층간유전막(56d) 및 제어게이트 전극(58c)이 차례로 적층되어 있다. 상기 각 소자분리막들(64)은 상기 반도체 기판의 상부로 돌출된 측벽들을 갖는다. 차례로 적층된 상기 터널산화막(52t), 상기 부유게이트(54f), 상기 게이트 층간유전막(56d) 및 상기 제어게이트 전극(58c)은 인접한 소자분리막들(64)의 돌출된 측벽들 사이에 배치된다. 다시 말해서, 상기 소자분리막들(64)의 돌출된 높이는 적어도, 차례로 적층된 상기 터널산화막(52t), 상기 부유게이트(54f), 상기 게이트 층간유전막(56d) 및 상기 제어게이트 전극(58c)들의 높이의 합보다 크다.
상기 각 부유게이트들(54f) 및 상기 각 제어게이트 전극(58c)은 폴리실리콘으로 형성되고, 상기 워드라인은 폴리실리콘 또는 메탈 폴리사이드로 형성될 수 있다. 또한, 상기 게이트 층간유전막(56d)은 멘델레예프 주기율표(Mendeleef Periodic Table)의 Ⅲ족 또는 ⅤB족에 위치하는 원소들의 금속산화물 또는 상기 금속산화물에 Ⅳ족 원소가 도우핑된 고유전물질로 형성될 수 있다. 예컨대, 상기 게이트 층간유전막은 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 오산화 바나듐(V2O5)으로 형성되거나, 알루미늄산 하프늄(hafnium aluminate) 및 규산 하프늄(hafnium silicate) 중에서 선택된 고유전막으로 형성될 수 있고, 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5) 및 오산화 바나듐(V2O5) 중에서 하나에 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)이 더 도우핑된 것일 수도 있다. 더 나아가서, 상기 게이트 층간유전막은 실리콘 산화막 및 고유전막이 차례로 적층되거나, 실리콘 산화막, 고유전막 및 실리콘 산화막이 차례로 적층된 것일 수도 있다.
도 5a 및 도 9a는 도 4의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 5b 및 도 9b는 도 4의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 5a 및 도 5b를 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 제조방법은 반도체 기판(50) 상에 산화막(52), 부유게이트막(54), 유전막(56), 제어게이트막(58) 및 하드마스크막(60)을 차례로 형성하는 것을 포함한다. 상기 부유게이트막(54) 및 상기 제어게이트막(58)은 폴리실리콘으로 형성하는 것이 바람직하고, 상기 하드마스크막(60)은 실리콘질화막으로 형성하는 것이 바람직하다.
상기 유전막(56)은 실리콘질화막보다 유전상수가 큰 물질인 멘델레예프 주기율표(Mendeleef Periodic Table)의 Ⅲ족 또는 ⅤB족에 위치하는 원소들의 금속산화물 또는 상기 금속산화물에 Ⅳ족 원소가 도우핑된 고유전막을 적어도 한층 포함하여 형성할 수 있다. 예컨대, 상기 고유전막은 산화 알미늄(Al2O3), 산화이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 오산화 바나듐(V2O5), 알루미늄산 하프늄(hafnium aluminate) 및 규산 하프늄(hafnium silicate) 중 하나로 형성하거나, 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5) 및 오산화 바나듐(V2O5) 중에서 하나에 지르코늄, 실리콘, 티타늄 또는 하프늄을 더 도우핑하여 형성할 수 있다. 또한, 상기 유전막(56)은 실리콘산화막 및 상기 고유전막을 차례로 적층하여 형성하거나, 실리콘산화막, 상기 고유전막 및 실리콘산화막을 차례로 적층하여 형성할 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 하드마스크막(60), 상기 제어게이트막(58), 상기 유전막(56), 상기 부유게이트막(54), 상기 산화막(52) 및 상기 반도체 기판(50)을 차례로 패터닝하여 상기 반도체 기판(50)에 복수개의 활성영역(59)을 한정하는 트렌치들(61)을 형성한다. 그 결과, 상기 활성영역(59) 상에 산화막 패턴(52a), 부유게이트 패턴(54a), 유전막 패턴(56a), 제어게이트 패턴(58a) 및 하드마스크 패턴(60a)이 차례로 적층된 적층패턴(62)이 형성된다.
도 7a 및 도 7b를 참조하면, 상기 적층패턴들(62) 상부에 상기 각 트렌치들(61)의 내부 및 상기 적층패턴들(62) 사이의 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정을 사용하여 상기 절연막을 연마하여 상기 하드마스크 패턴들(도 6의 60a)을 노출시킨다. 이어서, 상기 하드마스크 패턴들(도 6의 60a)을 제거하여 상기 제어게이트 패턴들(58a)을 노출시킨다. 그 결과, 상기 트렌치(61) 내에 채워진 소자분리막들(64)이 형성된다. 상기 각 소자분리막들(64)은 상기 반도체 기판(50) 상부로 돌출된 측벽들을 가진다. 차례로 적층된 상기 산화막 패턴(52a), 상기 부유게이트 패턴(54a), 상기 유전막 패턴(56a) 및 상기 제어게이트 패턴(58a)들은 상기 소자분리막 패턴들(64)에 자기정렬된 측벽들을 갖는다. 이 때, 상기 돌출된 소자분리막의 측벽의 높이는 상기 산화막 패턴(52a), 상기 부유게이트 패턴(54a), 상기 유전막 패턴(56a) 및 상기 제어게이트 패턴(58a)의 높이의 합보다 크다. 즉, 상기 부유게이트 패턴(54a) 및 상기 제어게이트 패턴(58a)은 상기 소자분리막들(64) 사이의 영역에만 존재한다.
도 8a 및 도 8b를 참조하면, 상기 소자분리막들(64) 및 상기 제어게이트 패턴들(58a)의 상부에 도전막(68)을 형성한다. 상기 도전막(68)은 폴리실리콘막 또는 메탈 폴리사이드막으로 형성하는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 상기 도전막(68), 상기 제어게이트 패턴(58a), 상기 유전막 패턴(56a), 상기 부유게이트 패턴(54a)을 차례로 패터닝하여 상기 소자분리막들(64) 상부를 가로지르는 워드라인(68w)을 형성한다. 상기 각 활성영역들(59) 및 상기 제어게이트 전극(58c) 사이에 차례로 적층된 터널산화막(52t), 부유게이트(54f), 게이트 층간유전막(56d) 및 제어게이트 전극(58c)이 형성된다. 도시된 것과 같이, 상기 터널산화막(52t), 상기 부유게이트(54f), 상기 게이트 층간유전막(56d) 및 상기 제어게이트 전극(58c)은 상기 반도체 기판 상부로 돌출된 상기 소자분리막들(64)의 사이에 개재된다. 다시 말해서, 상기 워드라인과 평행한 단면으로 보여질 때, 상기 터널산화막(52t), 상기 부유게이트(54f), 상기 게이트 층간유전막(56d) 및 상기 제어게이트 전극(58c)의측벽들은 인접한 소자분리막(64)에 자기정렬되어 있다.
도 10 및 도 11은 각각 본 발명에 따른 비휘발성 메모리 소자의 셀 어레이의 일부분을 나타낸 평면도이다.
도 10 및 도 11에서 보여지는 것과 같이, 비휘발성 메모리 소자의 셀은 NOR형 셀 어레이(NOR type cell array)를 구성하거나, NAND형 셀 어레이(NAND type cell array)를 구성한다.
도 10을 참조하면, NOR형 셀 어레이는 반도체 기판에 복수개의 평행한 제1 활성영역들(Act1)이 배치된다. 상기 제1 활성영역(Act1)을 가로질러 복수개의 제2 활성영역들(Act2)이 배치된다. 상기 제1 활성영역들(Act1) 및 상기 제2 활성영역들(Act2) 사이의 영역들 각각에 소자분리막(Fox)이 배치된다. 상기 제2 활성영역들(Act2) 사이에 상기 제1 활성영역들(Act1)을 가로지르는 한쌍의 워드라인들(WL)이 배치된다. 상기 제2 활성영역들(Act2)은 공통소오스 영역에 해당하고, 상기 워드라인들(WL) 사이의 각 제1 활성영역들(Act1)은 드레인 영역에 해당한다. 도시되지는 않았지만, 상기 반도체 기판 전면은 층간절연막에 의해 덮여진다. 상기 층간절연막 상부에 상기 제1 활성영역들(Act1)과 평행하게 비트라인들(BL)이 배치되고, 상기 각 비트라인들(BL)은 그 하부의 드레인 영역들에 비트라인 플러그(DC)에 통하여 접속된다. 상기 각 제1 활성영역들(Act) 및 상기 각 워드라인들(WL) 사이에 부유게이트(F)가 개재된다. 상기 제1 활성영역들(Act) 및 상기 부유게이트(F) 사이에 터널산화막(도시안함)이 개재되고, 상기 부유게이트(F)와 상기 워드라인(WL) 사이에 게이트 층간유전막(도시안함) 및 제어게이트 전극(도시 안함)이 적층된다. 상기 터널산화막, 상기 부유게이트(F), 상기 게이트 층간절연막, 상기 제어게이트 전극은 도 9a 및 도 9b를 참조하여 상술한 것과 같이 소자분리막들 사이에 차례로 적층된다.
NOR형 셀 어레이에서, 상기 제2 활성영역들(Act2)은 상기 제1 활성영역들(Act1)과 동시에 형성하거나, 상기 워드라인들(WL)을 형성한 후, 상기 제1 활성영역들(Act1) 사이의 소자분리막들을 제거하여 형성할 수 있다.
도 11을 참조하면, NAND형 셀 어레이는 반도체 기판에 소자분리막(Fox)이 배치되어 복수개의 평행한 활성영역들(Act)을 한정한다. 상기 활성영역들(Act)을 가로질러 공통 소오스 라인(CSL)이 배치되고, 상기 각 활성영역들(Act)에 비트라인 플러그(DC)가 접속된다. 상기 비트라인 플러그들(DC)은 상기 활성영역들(Act)을 가로지르는 방향으로 일렬로 배열되어 있다. 상기 공통 소오스 라인(CSL)과 상기 비트라인 플러그들(DC) 사이에 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 배치된다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 상기 공통 소오스 라인(CSL)과 나란하게 상기 활성영역들(Act)의 상부를 가로지른다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 복수개의 워드라인들(WL)이 배치된다. 상기 각 활성영역들(Act) 및 상기 각 워드라인들(WL) 사이에 부유게이트(F)가 개재된다. 상기 공통 소오스 라인(CSL)은 그 하부의 활성영역들 각각에 접속된다.
상술한 것과 같이 본 발명에 따르면, 셀 어레이 영역과 주변회로 영역의 높이 차이를 줄임으로써 공정을 안정화시킬 수 있다. 아울러, 부유게이트의 높이를 낮춤으로써 기생커패시턴스를 낮출 수 있다.
Claims (14)
- 반도체 기판의 소정영역에 서로 평행하게 배치되어 복수개의 활성영역을 한정하되, 상기 반도체 기판 상부에 돌출된 측벽들을 갖는 소자분리막들;상기 소자분리막들의 상부를 가로지르는 복수개의 워드라인들; 및상기 각 활성영역들 및 상기 각 워드라인들 사이에 차례로 적층되어 개재된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극을 포함하되,상기 게이트 층간유전막은 실리콘질화막보다 유전상수가 큰 고유전막을 적어도 하나 포함하고, 상기 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극의 각 측벽들은 상기 워드라인과 평행한 단면으로 보여질 때, 이웃한 소자분리막들에 자기정렬된 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 제1 항에 있어서,상기 고유전막은 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 오산화 바나듐(V2O5), 알루미늄산 하프늄(hafnium aluminate) 및 규산 하프늄(hafnium silicate) 중에서 선택된 고유전막인 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 제1 항에 있어서,상기 고유전막은 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5) 및 오산화 바나듐(V2O5) 중에서 하나에 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 또는 하프늄(Hf)이 더 도우핑된 물질인 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 제1 항에 있어서,상기 게이트 층간유전막은,상기 고유전막;및상기 고유전막 및 상기 부유게이트 사이에 개재된 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 제1 항에 있어서,상기 게이트 층간유전막은,상기 고유전막;및상기 고유전막 및 상기 제어게이트 전극 사이에 개재된 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 제1 항에 있어서,상기 게이트 층간유전막은,상기 고유전막;상기 고유전막 및 상기 제어게이트 전극 사이에 개재된 실리콘 산화막;및상기 고유전막 및 상기 부유게이트 사이에 개재된 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀.
- 반도체 기판에 복수개의 활성영역을 한정하는 트렌치들을 형성함과 동시에 상기 각 활성영역 상에 산화막 패턴, 부유게이트 패턴, 유전막 패턴, 제어게이트 패턴 및 하드마스크 패턴이 차례로 적층된 적층패턴을 형성하는 단계;상기 적층패턴들 사이 및 이들 사이의 상기 트렌치 내부를 채우는 소자분리막들을 형성하는 단계;상기 하드마스크 패턴을 제거하는 단계;상기 소자분리막들 및 상기 제어게이트 패턴들 상부를 덮는 도전막을 형성하는 단계; 및상기 도전막, 상기 제어게이트 패턴, 상기 유전막 패턴, 상기 부유게이트 패턴 및 상기 산화막 패턴을 차례로 패터닝하여 상기 소자분리막들의 상부를 가로지르는 서로 평행한 워드라인들 및, 상기 각 활성영역들과 상기 각 워드라인들 사이에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간유전막 및 제어게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자 셀의 제조방법.
- 제7 항에 있어서,상기 트렌치들 및 상기 적층패턴들을 형성하는 단계는,반도체 기판 상에 산화막, 부유게이트막, 유전막 및 제어게이트막 및 하드마스크막을 차례로 형성하되, 상기 유전막은 실리콘질화막보다 유전상수가 큰 고유전막을 적어도 한층 포함하도록 형성하는 단계;및상기 하드마스크막, 상기 제어게이트막, 상기 유전막, 상기 부유게이트막, 상기 산화막 및 상기 반도체 기판을 순차적으로 패터닝하여 복수개의 활성영역들을 한정하는 트렌치들을 형성함과 동시에, 상기 각 활성영역 상에 차례로 적층된 산화막 패턴, 부유게이트 패턴, 유전막 패턴, 제어게이트 패턴 및 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 고유전막은, 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5), 오산화 바나듐(V2O5), 알루미늄산 하프늄(hafnium aluminate) 및 규산 하프늄(hafnium silicate) 중에서 선택된 하나로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 고유전막은, 산화 알미늄(Al2O3), 산화 이트륨(Y2O3), 오산화 탄탈륨(Ta2O5) 및 오산화 바나듐(V2O5) 중에서 선택된 하나에 지르코늄, 실리콘, 티타늄 또는 하프늄을 도우핑하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 유전막은하부 실리콘산화막 및 상기 고유전막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 유전막은상기 부유게이트막 상에 실리콘산화막 및 고유전막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 유전막은상기 부유게이트막 상에 고유전막 및 실리콘산화막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 셀의 제조방법.
- 제8 항에 있어서,상기 유전막은,상기 부유게이트막 상에 실리콘산화막, 고유전막 및 실리콘산화막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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