JPH05198778A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH05198778A JPH05198778A JP4032760A JP3276092A JPH05198778A JP H05198778 A JPH05198778 A JP H05198778A JP 4032760 A JP4032760 A JP 4032760A JP 3276092 A JP3276092 A JP 3276092A JP H05198778 A JPH05198778 A JP H05198778A
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- JP
- Japan
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- semiconductor memory
- manufacturing
- diffusion layer
- bit line
- memory device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 素子分離を向上させてＥＰＲＯＭ，フラッシ
ュ形ＥＥＰＲＯＭなどのフローティングゲートを有する
ＮＯＲ型不揮発性半導体記憶装置の集積度を向上させ
る。 【構成】 フローティングゲート７Ａを有するＮＯＲ型
不揮発性半導体記憶装置を製造する際，ビットラインを
拡散層３で形成し，隣接するメモリセルとの素子分離を
トレンチアイソレーション部２３で行う。
ュ形ＥＥＰＲＯＭなどのフローティングゲートを有する
ＮＯＲ型不揮発性半導体記憶装置の集積度を向上させ
る。 【構成】 フローティングゲート７Ａを有するＮＯＲ型
不揮発性半導体記憶装置を製造する際，ビットラインを
拡散層３で形成し，隣接するメモリセルとの素子分離を
トレンチアイソレーション部２３で行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関するものであり，特に，フローティングゲートを
有するＥＰＲＯＭ，フラッシュ形ＥＥＰＲＯＭなどの不
揮発性半導体記憶装置の製造方法に関する。特に，本発
明はかかる不揮発性半導体記憶装置の集積度を一層向上
させる不揮発性半導体記憶装置の製造方法に関する。
法に関するものであり，特に，フローティングゲートを
有するＥＰＲＯＭ，フラッシュ形ＥＥＰＲＯＭなどの不
揮発性半導体記憶装置の製造方法に関する。特に，本発
明はかかる不揮発性半導体記憶装置の集積度を一層向上
させる不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の集積度を向上させる方
法として，ビットコンタクト部の面積の大きさが集積度
を向上させるための阻害要因であることに着目して，ビ
ットコンタクトに代えて半導体基板の拡散層にビットラ
インを形成する方法が知られている（たとえば，米国特
許第４３７３２４８号公報参照）。図６はかかる半導体
記憶装置の部分断面図を示す。この半導体記憶装置はＬ
ＯＣＯＳ１２９で素子分離され，これらＬＯＣＯＳ１２
９の下部に形成された拡散層１１７がビットラインとし
て用いられ，このビットライン１１７に直交してワード
ライン１１５が形成されている。図６において，半導体
記憶装置はシリコン基板１２０，ゲート酸化膜１１２，
ゲート電極１１３を有している。また素子分離をトレン
チアイソレーション（Trench Isolation) で行う半導体
記憶装置が知られている。
法として，ビットコンタクト部の面積の大きさが集積度
を向上させるための阻害要因であることに着目して，ビ
ットコンタクトに代えて半導体基板の拡散層にビットラ
インを形成する方法が知られている（たとえば，米国特
許第４３７３２４８号公報参照）。図６はかかる半導体
記憶装置の部分断面図を示す。この半導体記憶装置はＬ
ＯＣＯＳ１２９で素子分離され，これらＬＯＣＯＳ１２
９の下部に形成された拡散層１１７がビットラインとし
て用いられ，このビットライン１１７に直交してワード
ライン１１５が形成されている。図６において，半導体
記憶装置はシリコン基板１２０，ゲート酸化膜１１２，
ゲート電極１１３を有している。また素子分離をトレン
チアイソレーション（Trench Isolation) で行う半導体
記憶装置が知られている。
【０００３】
【発明が解決しようとする課題】上記図６に図解した半
導体記憶装置においては，拡散層１１７をビットライン
に使用することで，半導体基板上部に形成されるコンタ
クト部の面積をなくすことができるから，半導体記憶装
置の縮小化が図られている。しかしながら，さらに縮小
化または集積度を向上させようとすると，ＬＯＣＯＳ１
２９およびＬＯＣＯＳ１２９のバードビーズに起因して
変換差がそれ以上向上できず，縮小化に限界がでてく
る。
導体記憶装置においては，拡散層１１７をビットライン
に使用することで，半導体基板上部に形成されるコンタ
クト部の面積をなくすことができるから，半導体記憶装
置の縮小化が図られている。しかしながら，さらに縮小
化または集積度を向上させようとすると，ＬＯＣＯＳ１
２９およびＬＯＣＯＳ１２９のバードビーズに起因して
変換差がそれ以上向上できず，縮小化に限界がでてく
る。
【０００４】またフローティングゲートを有するＥＰＲ
ＯＭまたはフラッシュ形ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置を製造する場合，仮にビットラインを拡散
層で形成した場合，コントロールゲートをマスクにして
フローティングゲートをセルフアライメントでエッチン
グし，素子分離はチャネルストップ・イオンプランテー
ションで形成することになる。この場合，チャネルスト
ップ・イオンプランテーションの分離能力がコントロー
ルゲートとコントロールゲート（またはフローティング
ゲートとフローティングゲート）との間の間隔幅を規定
し，縮小化の限界となり充分な縮小化を望めない。な
お，この場合，ビットラインの拡散層を掘ってしまうた
めトレンチアイソレーションは使用できない。
ＯＭまたはフラッシュ形ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置を製造する場合，仮にビットラインを拡散
層で形成した場合，コントロールゲートをマスクにして
フローティングゲートをセルフアライメントでエッチン
グし，素子分離はチャネルストップ・イオンプランテー
ションで形成することになる。この場合，チャネルスト
ップ・イオンプランテーションの分離能力がコントロー
ルゲートとコントロールゲート（またはフローティング
ゲートとフローティングゲート）との間の間隔幅を規定
し，縮小化の限界となり充分な縮小化を望めない。な
お，この場合，ビットラインの拡散層を掘ってしまうた
めトレンチアイソレーションは使用できない。
【０００５】したがって，本発明は上述した状況を考慮
して，より集積度を向上させる，または縮小化を図る不
揮発性半導体記憶装置を製造する方法を提供することに
ある。
して，より集積度を向上させる，または縮小化を図る不
揮発性半導体記憶装置を製造する方法を提供することに
ある。
【０００６】
【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明によれば，拡散層をビ
ットラインに用い，フローティングゲートを有するＮＯ
Ｒ型不揮発性半導体記憶装置の製造方法であって，トレ
ンチアイソレーションを用いて素子分離を行うことを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。好適には，上記ビットラインとなる拡散層を厚い絶
縁膜で被覆し，上記トレンチアイソレーション形成時，
該厚い絶縁膜で該拡散層をエッチングから保護する。
した目的を達成するため，本発明によれば，拡散層をビ
ットラインに用い，フローティングゲートを有するＮＯ
Ｒ型不揮発性半導体記憶装置の製造方法であって，トレ
ンチアイソレーションを用いて素子分離を行うことを特
徴とする不揮発性半導体記憶装置の製造方法が提供され
る。好適には，上記ビットラインとなる拡散層を厚い絶
縁膜で被覆し，上記トレンチアイソレーション形成時，
該厚い絶縁膜で該拡散層をエッチングから保護する。
【０００７】
【作用】まず，半導体基板にビットラインとして拡散層
を形成する。本発明においては，特に，隣接する素子分
離を行うため，トレンチアイソレーションを形成する。
このトレンチアイソレーションはＬＯＣＯＳにおけるバ
ードビーズが存在しないので，隣接するコントロールゲ
ートの間隔を小さくできる。好適には，上記ビットライ
ンとなる拡散層の上を厚い絶縁膜で被覆し，上記トレン
チアイソレーションを形成する際の保護膜として機能さ
せる。
を形成する。本発明においては，特に，隣接する素子分
離を行うため，トレンチアイソレーションを形成する。
このトレンチアイソレーションはＬＯＣＯＳにおけるバ
ードビーズが存在しないので，隣接するコントロールゲ
ートの間隔を小さくできる。好適には，上記ビットライ
ンとなる拡散層の上を厚い絶縁膜で被覆し，上記トレン
チアイソレーションを形成する際の保護膜として機能さ
せる。
【０００８】
【実施例】本発明のＮＯＲ型不揮発性半導体記憶装置の
製造方法の実施例として，ＥＰＲＯＭの製造方法につい
て，図１〜図５を参照して述べる。図１はＥＰＲＯＭの
製造方法の第１の部分図を示す。図１（Ａ）は図１
（Ｂ）に示した断面図のフローティングゲート７Ａの平
面図であり，図１（Ｂ）は図１（Ａ）の線Ｘ１−Ｘ１に
おける断面図である。図２および図３は図１に示したＥ
ＰＲＯＭの製造プロセスに続く，第２および第３の製造
プロセスを図解する図である。図４は図３に示したＥＰ
ＲＯＭの製造プロセスに続く，第４のＥＰＲＯＭの製造
プロセスを図解する図であって，図４（Ａ）は図１
（Ａ）に対応する平面図，図４（Ｂ）は図４（Ａ）にお
ける線Ｙ１−Ｙ１における断面図，図４（Ｃ）は図４
（Ａ）における線Ｙ２−Ｙ２における断面図，図５は図
４に示したＥＰＲＯＭの製造プロセスに続く第５の製造
プロセスを図解する図であって，図５（Ａ）は図４にお
ける線Ｙ１−Ｙ１における断面図，図５（Ｂ）は図４に
おける線Ｙ２−Ｙ２における断面図である。
製造方法の実施例として，ＥＰＲＯＭの製造方法につい
て，図１〜図５を参照して述べる。図１はＥＰＲＯＭの
製造方法の第１の部分図を示す。図１（Ａ）は図１
（Ｂ）に示した断面図のフローティングゲート７Ａの平
面図であり，図１（Ｂ）は図１（Ａ）の線Ｘ１−Ｘ１に
おける断面図である。図２および図３は図１に示したＥ
ＰＲＯＭの製造プロセスに続く，第２および第３の製造
プロセスを図解する図である。図４は図３に示したＥＰ
ＲＯＭの製造プロセスに続く，第４のＥＰＲＯＭの製造
プロセスを図解する図であって，図４（Ａ）は図１
（Ａ）に対応する平面図，図４（Ｂ）は図４（Ａ）にお
ける線Ｙ１−Ｙ１における断面図，図４（Ｃ）は図４
（Ａ）における線Ｙ２−Ｙ２における断面図，図５は図
４に示したＥＰＲＯＭの製造プロセスに続く第５の製造
プロセスを図解する図であって，図５（Ａ）は図４にお
ける線Ｙ１−Ｙ１における断面図，図５（Ｂ）は図４に
おける線Ｙ２−Ｙ２における断面図である。
【０００９】図１において，シリコン基板１の上に二酸
化シリコン（ＳｉＯ2 ）の第１のゲート酸化膜５が形成
される。この第１のゲート酸化膜５の上にフローティン
グゲート７Ａとなるポリシリコンのフローティングゲー
ト層７がデポジションされ，さらに窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１１をデポジションする。その後，フローテ
ィングゲートＷ（チャネル幅）をマスクにして窒化シリ
コン膜１１とフローティングゲート７Ａとをエッチング
する。さらに，ソース／ドレーン（Ｓ／Ｄ）領域にイオ
ンインプランテーションを行う。これにより，フローテ
ィングゲート７Ａがパターニングされ，第１のゲート酸
化膜５の下部にＮ+ のビットラインとなる拡散層３が形
成される。
化シリコン（ＳｉＯ2 ）の第１のゲート酸化膜５が形成
される。この第１のゲート酸化膜５の上にフローティン
グゲート７Ａとなるポリシリコンのフローティングゲー
ト層７がデポジションされ，さらに窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１１をデポジションする。その後，フローテ
ィングゲートＷ（チャネル幅）をマスクにして窒化シリ
コン膜１１とフローティングゲート７Ａとをエッチング
する。さらに，ソース／ドレーン（Ｓ／Ｄ）領域にイオ
ンインプランテーションを行う。これにより，フローテ
ィングゲート７Ａがパターニングされ，第１のゲート酸
化膜５の下部にＮ+ のビットラインとなる拡散層３が形
成される。
【００１０】図２に示すように，フローティングゲート
７Ａの上部の窒化シリコン膜１１をマスクにして酸化処
理を行い，ビットラインとなる拡散層（拡散層ビットラ
イン）３の上部に第１のゲート酸化膜５より厚さが相当
厚いシリコン酸化膜１５を形成する。
７Ａの上部の窒化シリコン膜１１をマスクにして酸化処
理を行い，ビットラインとなる拡散層（拡散層ビットラ
イン）３の上部に第１のゲート酸化膜５より厚さが相当
厚いシリコン酸化膜１５を形成する。
【００１１】その後，図３に示すように，フローティン
グゲート７Ａの上の窒化シリコン膜１１を除去し，二酸
化シリコン（ＳｉＯ2 ）の第２のゲート酸化膜１７をデ
ポジションし，さらにその上にコントロールゲート１９
Ａとなるポリシリコンのコントロールゲート層１９をデ
ポジションする。
グゲート７Ａの上の窒化シリコン膜１１を除去し，二酸
化シリコン（ＳｉＯ2 ）の第２のゲート酸化膜１７をデ
ポジションし，さらにその上にコントロールゲート１９
Ａとなるポリシリコンのコントロールゲート層１９をデ
ポジションする。
【００１２】図４（Ａ）に示すように，コントロールゲ
ートカットＷ処理を行う。このコントロールゲートカッ
トＷをマスクにして，フローティングゲート７Ａとトレ
ンチアイソレーション部２３をセルフアライメントでエ
ッチングする。符号２１はホトレジスト２１を示す。こ
のトレンチアイソレーション部２３は，図４（Ｂ）に示
すように，シリコン基板１の面から深さｄ１だけ掘られ
た溝（トレンチ）として形成される。このとき，図４
（Ｃ）に示すように，拡散層ビットライン３は厚さｄ２
の厚いシリコン酸化膜１５がエッチングに対するストッ
パとして機能しているから，エッチングされない。ただ
し，このエッチング処理により，厚いシリコン酸化膜１
５の表面が幾分エッチングされる。これにより，隣接す
るコントロールゲート１９Ａとの間に幅Ｄのトレンチア
イソレーション部２３が形成される。図４において，フ
ローティングゲート７Ａとコントロールゲート１９Ａと
が重なりあう部分が第１のメモリセル部１０および第２
のメモリセル部２０を構成している。またこれら第１の
メモリセル部１０および第２のメモリセル部２０の近傍
に第１のメモリセル隣接部３０および第２のメモリセル
隣接部４０が形成される。
ートカットＷ処理を行う。このコントロールゲートカッ
トＷをマスクにして，フローティングゲート７Ａとトレ
ンチアイソレーション部２３をセルフアライメントでエ
ッチングする。符号２１はホトレジスト２１を示す。こ
のトレンチアイソレーション部２３は，図４（Ｂ）に示
すように，シリコン基板１の面から深さｄ１だけ掘られ
た溝（トレンチ）として形成される。このとき，図４
（Ｃ）に示すように，拡散層ビットライン３は厚さｄ２
の厚いシリコン酸化膜１５がエッチングに対するストッ
パとして機能しているから，エッチングされない。ただ
し，このエッチング処理により，厚いシリコン酸化膜１
５の表面が幾分エッチングされる。これにより，隣接す
るコントロールゲート１９Ａとの間に幅Ｄのトレンチア
イソレーション部２３が形成される。図４において，フ
ローティングゲート７Ａとコントロールゲート１９Ａと
が重なりあう部分が第１のメモリセル部１０および第２
のメモリセル部２０を構成している。またこれら第１の
メモリセル部１０および第２のメモリセル部２０の近傍
に第１のメモリセル隣接部３０および第２のメモリセル
隣接部４０が形成される。
【００１３】図５（Ａ），（Ｂ）に示すように，トレン
チアイソレーション部２３およびコントロールゲート１
９Ａの上部から，ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧなどの絶
縁膜２５をデポジションして，トレンチアイソレーショ
ン部２３を埋め，コントロールゲート１９Ａを被覆し，
エッチバックして平坦にする。その後，周辺部分（図示
せず）で拡散層ビットライン３のコンタクトをとる。
チアイソレーション部２３およびコントロールゲート１
９Ａの上部から，ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧなどの絶
縁膜２５をデポジションして，トレンチアイソレーショ
ン部２３を埋め，コントロールゲート１９Ａを被覆し，
エッチバックして平坦にする。その後，周辺部分（図示
せず）で拡散層ビットライン３のコンタクトをとる。
【００１４】上述したトレンチアイソレーションによる
ＥＰＲＯＭの製造によれば，従来のＬＯＣＯＳおよびＬ
ＯＣＯＳのバードビーズの存在に起因する縮小化の限界
に支配されず，一層微小化を図ることができ，隣接する
コントロールゲート１９Ａの間隔Ｄを小さくすることが
できる。その結果，ＥＰＲＯＭの集積度を一層向上させ
ることができる。
ＥＰＲＯＭの製造によれば，従来のＬＯＣＯＳおよびＬ
ＯＣＯＳのバードビーズの存在に起因する縮小化の限界
に支配されず，一層微小化を図ることができ，隣接する
コントロールゲート１９Ａの間隔Ｄを小さくすることが
できる。その結果，ＥＰＲＯＭの集積度を一層向上させ
ることができる。
【００１５】以上の実施例はフローティングゲートを有
する不揮発性半導体記憶装置として，ＮＯＲ型ＥＰＲＯ
Ｍの製造方法について例示したが，ビットラインを拡散
層で形成し，素子分離をトレンチアイソレーションを用
いる本発明の不揮発性半導体記憶装置の製造方法は，Ｅ
ＰＲＯＭの製造方法が適用可能な他の不揮発性半導体記
憶装置，たとえば，フラッシュ形ＥＥＰＲＯＭの製造に
も適用できる。
する不揮発性半導体記憶装置として，ＮＯＲ型ＥＰＲＯ
Ｍの製造方法について例示したが，ビットラインを拡散
層で形成し，素子分離をトレンチアイソレーションを用
いる本発明の不揮発性半導体記憶装置の製造方法は，Ｅ
ＰＲＯＭの製造方法が適用可能な他の不揮発性半導体記
憶装置，たとえば，フラッシュ形ＥＥＰＲＯＭの製造に
も適用できる。
【００１６】
【発明の効果】以上述べたように，本発明の不揮発性半
導体記憶装置の製造方法によれば，隣接するコントロー
ルゲートの間隔を小さくでき，ビットラインとなる拡散
層に損傷を与えることなく，不揮発性半導体記憶装置の
微小化を図ることができる。
導体記憶装置の製造方法によれば，隣接するコントロー
ルゲートの間隔を小さくでき，ビットラインとなる拡散
層に損傷を与えることなく，不揮発性半導体記憶装置の
微小化を図ることができる。
【図１】本発明の不揮発性半導体記憶装置の実施例とし
てのＥＰＲＯＭの製造方法を示す第１の部分図であっ
て，（Ａ）は平面図，（Ｂ）は（Ａ）における線Ｘ１−
Ｘ１における断面図である。
てのＥＰＲＯＭの製造方法を示す第１の部分図であっ
て，（Ａ）は平面図，（Ｂ）は（Ａ）における線Ｘ１−
Ｘ１における断面図である。
【図２】本発明の実施例のＥＰＲＯＭの製造方法を示す
第２の部分断面図である。
第２の部分断面図である。
【図３】本発明の実施例のＥＰＲＯＭの製造方法を示す
第３の部分断面図である。
第３の部分断面図である。
【図４】本発明の実施例のＥＰＲＯＭの製造方法を示す
第４の部分断面図であって，（Ａ）は平面図，（Ｂ）は
（Ａ）における線Ｙ１−Ｙ１における断面図，（Ｃ）は
（Ａ）における線Ｙ２−Ｙ２における断面図である。
第４の部分断面図であって，（Ａ）は平面図，（Ｂ）は
（Ａ）における線Ｙ１−Ｙ１における断面図，（Ｃ）は
（Ａ）における線Ｙ２−Ｙ２における断面図である。
【図５】本発明の実施例のＥＰＲＯＭの製造方法を示す
第５の部分断面図であって，（Ｂ）は図４（Ａ）におけ
る線Ｙ１−Ｙ１における断面図，（Ｃ）は図４（Ａ）に
おける線Ｙ２−Ｙ２における断面図である。
第５の部分断面図であって，（Ｂ）は図４（Ａ）におけ
る線Ｙ１−Ｙ１における断面図，（Ｃ）は図４（Ａ）に
おける線Ｙ２−Ｙ２における断面図である。
【図６】従来のビットラインを拡散層に形成した半導体
記憶装置の断面図である。
記憶装置の断面図である。
１・・シリコン基板，３・・拡散層ビットライン，５・
・第１のゲート酸化膜，７・・フローティングゲート
層，７Ａ・・フローティングゲート，１１・・窒化シリ
コン膜，１５・・厚いシリコン酸化膜，１７・・第２の
ゲート酸化膜，１９・・コントロールゲート層，１９Ａ
・・コントロールゲート，２１・・ホトレジスト，２３
・・トレンチアイソレーション部，２５・・絶縁膜，１
０，２０・・メモリセル部，３０，４０・・メモリセル
隣接部。
・第１のゲート酸化膜，７・・フローティングゲート
層，７Ａ・・フローティングゲート，１１・・窒化シリ
コン膜，１５・・厚いシリコン酸化膜，１７・・第２の
ゲート酸化膜，１９・・コントロールゲート層，１９Ａ
・・コントロールゲート，２１・・ホトレジスト，２３
・・トレンチアイソレーション部，２５・・絶縁膜，１
０，２０・・メモリセル部，３０，４０・・メモリセル
隣接部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】 拡散層をビットラインに用い，フローテ
ィングゲートを有するＮＯＲ型不揮発性半導体記憶装置
の製造方法であって， トレンチアイソレーションを用いて素子分離を行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】 上記ビットラインとなる拡散層を厚い絶
縁膜で被覆し，上記トレンチアイソレーション形成時，
該厚い絶縁膜で該拡散層をエッチングから保護する請求
項１記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032760A JPH05198778A (ja) | 1992-01-23 | 1992-01-23 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032760A JPH05198778A (ja) | 1992-01-23 | 1992-01-23 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198778A true JPH05198778A (ja) | 1993-08-06 |
Family
ID=12367803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032760A Pending JPH05198778A (ja) | 1992-01-23 | 1992-01-23 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198778A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641989A (en) * | 1994-06-03 | 1997-06-24 | Nippon Steel Corporation | Semiconductor device having field-shield isolation structures and a method of making the same |
| EP1045440A1 (en) * | 1999-04-14 | 2000-10-18 | STMicroelectronics S.r.l. | Process of manufacture of a non volatile memory with electric continuity of the common source lines |
| US6441427B1 (en) * | 1998-07-31 | 2002-08-27 | Kabushiki Kaisha Toshiba | NOR-type flash memory and method for manufacturing the same |
| KR100462175B1 (ko) * | 2002-02-08 | 2004-12-16 | 삼성전자주식회사 | 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법 |
| WO2007000808A1 (ja) | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2012231163A (ja) * | 2012-07-05 | 2012-11-22 | Spansion Llc | 半導体装置およびその製造方法 |
-
1992
- 1992-01-23 JP JP4032760A patent/JPH05198778A/ja active Pending
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