JPH09237845A - 不揮発性半導体メモリ装置とその製造方法 - Google Patents
不揮発性半導体メモリ装置とその製造方法Info
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- JPH09237845A JPH09237845A JP8069096A JP6909696A JPH09237845A JP H09237845 A JPH09237845 A JP H09237845A JP 8069096 A JP8069096 A JP 8069096A JP 6909696 A JP6909696 A JP 6909696A JP H09237845 A JPH09237845 A JP H09237845A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
(57)【要約】
【課題】 スプリットゲートタイプのメモリ装置を自己
整合的に製造できるようにする。 【解決手段】 トンネル酸化膜２８上に第１のポリシリ
コン層によりフローティングゲート３０とソース拡散層
形成予定領域上のポリシリコンパターン３０ａを形成
し、全面にシリコン窒化膜４０を成膜する。ドレイン拡
散層形成予定領域にＮ型不純物をイオン注入する。ポリ
シリコンパターン３０，３０間のスペースと３０，３０
ａ間のスペースをシリコン酸化膜４４で埋め込む。その
後、ポリシリコンパターン３０ａを選択的にエッチング
除去し、Ｎ型不純物をイオン注入してソース拡散層を形
成する。ＨＦ液でソース拡散層に近いシリコン酸化膜３
８ａをエッチング除去し、熱硝酸でシリコン窒化膜４０
も除去する。セレクトゲートのゲート酸化膜３４を成長
させ、第２のポリシリコン層によるコントロールゲート
３６を形成する。
整合的に製造できるようにする。 【解決手段】 トンネル酸化膜２８上に第１のポリシリ
コン層によりフローティングゲート３０とソース拡散層
形成予定領域上のポリシリコンパターン３０ａを形成
し、全面にシリコン窒化膜４０を成膜する。ドレイン拡
散層形成予定領域にＮ型不純物をイオン注入する。ポリ
シリコンパターン３０，３０間のスペースと３０，３０
ａ間のスペースをシリコン酸化膜４４で埋め込む。その
後、ポリシリコンパターン３０ａを選択的にエッチング
除去し、Ｎ型不純物をイオン注入してソース拡散層を形
成する。ＨＦ液でソース拡散層に近いシリコン酸化膜３
８ａをエッチング除去し、熱硝酸でシリコン窒化膜４０
も除去する。セレクトゲートのゲート酸化膜３４を成長
させ、第２のポリシリコン層によるコントロールゲート
３６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリでは
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、消去
時間が長くなる点などの問題がある。
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、消去
時間が長くなる点などの問題がある。
【０００３】そこで、その対策としてスプリットゲート
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成されたドレイン拡
散層４とソース拡散層６の間のチャネル領域上にトンネ
ル絶縁膜８を介してフローティングゲート１０がドレイ
ン拡散層４側に形成され、フローティングゲート１０の
ソース側の端部とソース拡散層６の間が離れたオフセッ
ト領域となっている。フローティングゲート１０上には
絶縁膜１２を介してコントロールゲート（又はセレクト
ゲー）ト１４が形成され、コントロールゲート１４はフ
ローティングゲート１０上からチャネルのオフセット領
域上に延びている。チャネル領域はフローティングゲー
ト１０の下のメモリチャネルＭＣと、フローティングゲ
ート１０の端からソース拡散層６までの間のオフセット
領域のセレクトチャネルＳＣとからなっている。スプリ
ットゲートタイプではメモリチャネルＭＣがデプレッシ
ョン状態になっても、隣接したセレクトチャネルＳＣに
よりリーク電流を遮断することができる。
タイプが提案されている。スプリットゲートタイプは、
図１に示されるように、基板２に形成されたドレイン拡
散層４とソース拡散層６の間のチャネル領域上にトンネ
ル絶縁膜８を介してフローティングゲート１０がドレイ
ン拡散層４側に形成され、フローティングゲート１０の
ソース側の端部とソース拡散層６の間が離れたオフセッ
ト領域となっている。フローティングゲート１０上には
絶縁膜１２を介してコントロールゲート（又はセレクト
ゲー）ト１４が形成され、コントロールゲート１４はフ
ローティングゲート１０上からチャネルのオフセット領
域上に延びている。チャネル領域はフローティングゲー
ト１０の下のメモリチャネルＭＣと、フローティングゲ
ート１０の端からソース拡散層６までの間のオフセット
領域のセレクトチャネルＳＣとからなっている。スプリ
ットゲートタイプではメモリチャネルＭＣがデプレッシ
ョン状態になっても、隣接したセレクトチャネルＳＣに
よりリーク電流を遮断することができる。
【０００４】このようなスプリットゲートをもつメモリ
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
装置は、例えば米国特許第５０２９１３０号、米国特許
第５２８０４４６号などに記載されているが、そこでは
セレクトチャネルが自己整合的に形成されていないた
め、フローティングゲート１０とコントロールゲート１
４とのアライメント（位置合わせ）のずれによってセレ
クトチャネルＳＣの長さが変動する。そのため、そのア
ライメントずれを考慮してセレクトチャネル長が長めに
設定されており、これがメモリセルの微細化の妨げにな
っている。またセレクトチャネル長のばらつきが読出し
時のセル電流のばらつきとなり、特性の劣化を引き起こ
す。
【０００５】スプリットゲートタイプのメモリ装置を自
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
己整合的に製造する方法としては、フローティングゲー
トの側壁にポリシリコンのサイドウォールスペーサによ
るコントロールゲートを設けて自己整合化を図り、フロ
ーティングゲート上に形成されたコントロールゲートと
電気的に接続したものがある（特開平２−２３６７２号
公報参照）。
【０００６】他の方法として、フローティングゲートと
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
同一層のポリシリコンによるダミーゲートを設けてお
き、ダミーゲートを除去した後のそのダミーゲート領域
の幅がセレクトチャネル長になるように自己整合化を図
ったものもある（特開平２−２４０９６８号公報参
照）。
【０００７】
【発明が解決しようとする課題】セレクトチャネル長を
サイドウォールスペーサスペーサ幅で決める方法では、
セレクトチャネル長を自由に設定できない欠点がある。
また、フローティングゲートとその上に形成されるコン
トロールゲートとのアライメントずれを考慮して、フロ
ーティングゲート幅をその上に形成されるコントロール
ゲート幅（パターニングにより決定される）より大きく
する必要があり、微細化の妨げになる問題もある。
サイドウォールスペーサスペーサ幅で決める方法では、
セレクトチャネル長を自由に設定できない欠点がある。
また、フローティングゲートとその上に形成されるコン
トロールゲートとのアライメントずれを考慮して、フロ
ーティングゲート幅をその上に形成されるコントロール
ゲート幅（パターニングにより決定される）より大きく
する必要があり、微細化の妨げになる問題もある。
【０００８】セレクトチャネル長を自己整合的に決定で
きたとしても、通常のメモリセルは１ビット又は２ビッ
トごとにドレインコンタクトを設ける必要がある。その
ためセルサイズを縮小する上で妨げになる。
きたとしても、通常のメモリセルは１ビット又は２ビッ
トごとにドレインコンタクトを設ける必要がある。その
ためセルサイズを縮小する上で妨げになる。
【０００９】本発明の第１の目的は、１ビット又は２ビ
ットごとのドレインコンタクトを不要にするスプリット
ゲートタイプのメモリ装置を提供することである。本発
明の第２の目的は、スプリットゲートタイプのメモリ装
置を自己整合的に製造できるようにすることである。
ットごとのドレインコンタクトを不要にするスプリット
ゲートタイプのメモリ装置を提供することである。本発
明の第２の目的は、スプリットゲートタイプのメモリ装
置を自己整合的に製造できるようにすることである。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置は、半導体基板に、帯状に形成されたドレイ
ン拡散層とソース拡散層が交互に配列され、基板上には
トンネル絶縁膜を介し、ソース・ドレイン拡散層の延び
る方向と直交する複数の直線上で、ドレイン拡散層に隣
接し、ドレイン拡散層を挾んで対向し、かつソース拡散
層と距離をもって配置されたフローティングゲートが形
成され、フローティングゲート上には絶縁膜を介し、フ
ローティングゲートとソース拡散層の間の基板上にはゲ
ート絶縁膜を介して、ソース・ドレイン拡散層の延びる
方向と直交する方向に延びるコントロールゲートが形成
されて、コントロールゲート下でフローティングゲート
とソース拡散層の間をセレクトチャネルとしており、ド
レイン拡散層とコントロールゲートとの間にはドレイン
拡散層を挾んで対向したフローティングゲート間を埋め
る厚い絶縁膜が存在している。
メモリ装置は、半導体基板に、帯状に形成されたドレイ
ン拡散層とソース拡散層が交互に配列され、基板上には
トンネル絶縁膜を介し、ソース・ドレイン拡散層の延び
る方向と直交する複数の直線上で、ドレイン拡散層に隣
接し、ドレイン拡散層を挾んで対向し、かつソース拡散
層と距離をもって配置されたフローティングゲートが形
成され、フローティングゲート上には絶縁膜を介し、フ
ローティングゲートとソース拡散層の間の基板上にはゲ
ート絶縁膜を介して、ソース・ドレイン拡散層の延びる
方向と直交する方向に延びるコントロールゲートが形成
されて、コントロールゲート下でフローティングゲート
とソース拡散層の間をセレクトチャネルとしており、ド
レイン拡散層とコントロールゲートとの間にはドレイン
拡散層を挾んで対向したフローティングゲート間を埋め
る厚い絶縁膜が存在している。
【００１１】本発明はスタックゲートを備えた３層ポリ
シリコンのスプリットゲートタイプの不揮発性半導体メ
モリ装置に適用することもできる。その場合、半導体基
板に、帯状に形成されたドレイン拡散層とソース拡散層
が交互に配列され、基板上にはトンネル絶縁膜を介し、
ドレイン拡散層に隣接し、ドレイン拡散層を挾んで対向
し、かつソース拡散層と距離をもって配置されたフロー
ティングゲートが形成され、フローティングゲート上に
は絶縁膜を介してソース・ドレイン拡散層の延びる方向
に延びるコントロールゲートが形成されてスタックゲー
トが形成されており、コントロールゲート上には絶縁膜
を介し、フローティングゲートとソース拡散層の間の基
板上にはゲート絶縁膜を介して、ソース・ドレイン拡散
層の延びる方向と直交する方向に延びるセレクトゲート
が形成されて、セレクトゲート下でフローティングゲー
トとソース拡散層の間をセレクトチャネルとしており、
ドレイン拡散層とセレクトゲートとの間にはドレイン拡
散層を挾んで対向したスタックゲート間を埋める厚い絶
縁膜が存在している。
シリコンのスプリットゲートタイプの不揮発性半導体メ
モリ装置に適用することもできる。その場合、半導体基
板に、帯状に形成されたドレイン拡散層とソース拡散層
が交互に配列され、基板上にはトンネル絶縁膜を介し、
ドレイン拡散層に隣接し、ドレイン拡散層を挾んで対向
し、かつソース拡散層と距離をもって配置されたフロー
ティングゲートが形成され、フローティングゲート上に
は絶縁膜を介してソース・ドレイン拡散層の延びる方向
に延びるコントロールゲートが形成されてスタックゲー
トが形成されており、コントロールゲート上には絶縁膜
を介し、フローティングゲートとソース拡散層の間の基
板上にはゲート絶縁膜を介して、ソース・ドレイン拡散
層の延びる方向と直交する方向に延びるセレクトゲート
が形成されて、セレクトゲート下でフローティングゲー
トとソース拡散層の間をセレクトチャネルとしており、
ドレイン拡散層とセレクトゲートとの間にはドレイン拡
散層を挾んで対向したスタックゲート間を埋める厚い絶
縁膜が存在している。
【００１２】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｇ）を備えている。 （Ａ）半導体基板上にトンネル酸化膜を介して第１の電
極材料膜を形成し、帯状のソース形成予定領域上と複数
のフローティングゲート形成予定領域上にその電極材料
膜が残るようにパターン化を施す工程、（Ｂ）ソース形
成予定領域と平行な帯状のドレイン形成予定領域に開口
をもつレジストパターンを形成し、それをマスクとして
基板に不純物を注入してドレイン拡散層を形成する工
程、（Ｃ）ソース形成予定領域の延びる方向と平行な方
向に配列されて隣接している電極材料膜間を絶縁膜で埋
める工程、（Ｄ）ソース形成予定領域上に形成されてい
る電極材料膜を選択的に除去する工程、（Ｅ）ソース形
成予定領域の基板に不純物を注入してソース拡散層を形
成する工程、（Ｆ）ドレイン拡散層上で電極材料間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、第２の電極材料膜を形
成し、その電極材料膜をパターン化して第１の電極材料
膜パターン上を被い、ソース・ドレイン拡散層の延びる
方向と直交する方向に延びるコントロールゲートを形成
する工程。
ら（Ｇ）を備えている。 （Ａ）半導体基板上にトンネル酸化膜を介して第１の電
極材料膜を形成し、帯状のソース形成予定領域上と複数
のフローティングゲート形成予定領域上にその電極材料
膜が残るようにパターン化を施す工程、（Ｂ）ソース形
成予定領域と平行な帯状のドレイン形成予定領域に開口
をもつレジストパターンを形成し、それをマスクとして
基板に不純物を注入してドレイン拡散層を形成する工
程、（Ｃ）ソース形成予定領域の延びる方向と平行な方
向に配列されて隣接している電極材料膜間を絶縁膜で埋
める工程、（Ｄ）ソース形成予定領域上に形成されてい
る電極材料膜を選択的に除去する工程、（Ｅ）ソース形
成予定領域の基板に不純物を注入してソース拡散層を形
成する工程、（Ｆ）ドレイン拡散層上で電極材料間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、第２の電極材料膜を形
成し、その電極材料膜をパターン化して第１の電極材料
膜パターン上を被い、ソース・ドレイン拡散層の延びる
方向と直交する方向に延びるコントロールゲートを形成
する工程。
【００１３】スタックゲートを備えた３層ポリシリコン
のスプリットゲートタイプの不揮発性半導体メモリ装置
に適用した本発明の製造方法は、以下の工程（Ａ）から
（Ｇ）を備えている。 （Ａ）半導体基板の帯状のソース形成予定領域上とメモ
リゲート形成予定領域上に、コントロールゲートがソー
ス形成予定領域の延びる方向に平行に配置されたスタッ
クゲートを形成する工程、（Ｂ）ソース形成予定領域と
平行な帯状のドレイン形成予定領域に開口をもつレジス
トパターンを形成し、それをマスクとして基板に不純物
を注入してドレイン拡散層を形成する工程、（Ｃ）ソー
ス形成予定領域の延びる方向と平行な方向に配列されて
隣接しているスタックゲート間を絶縁膜で埋める工程、
（Ｄ）ソース形成予定領域上に形成されているスタック
ゲートを選択的に除去する工程、（Ｅ）ソース形成予定
領域の基板に不純物を注入してソース拡散層を形成する
工程、（Ｆ）ドレイン拡散層上でスタックゲート間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、電極材料膜を形成し、
その電極材料膜をパターン化してスタックゲート上を被
い、ソース・ドレイン拡散層の延びる方向と直交する方
向に延びるセレクトゲートを形成する工程。
のスプリットゲートタイプの不揮発性半導体メモリ装置
に適用した本発明の製造方法は、以下の工程（Ａ）から
（Ｇ）を備えている。 （Ａ）半導体基板の帯状のソース形成予定領域上とメモ
リゲート形成予定領域上に、コントロールゲートがソー
ス形成予定領域の延びる方向に平行に配置されたスタッ
クゲートを形成する工程、（Ｂ）ソース形成予定領域と
平行な帯状のドレイン形成予定領域に開口をもつレジス
トパターンを形成し、それをマスクとして基板に不純物
を注入してドレイン拡散層を形成する工程、（Ｃ）ソー
ス形成予定領域の延びる方向と平行な方向に配列されて
隣接しているスタックゲート間を絶縁膜で埋める工程、
（Ｄ）ソース形成予定領域上に形成されているスタック
ゲートを選択的に除去する工程、（Ｅ）ソース形成予定
領域の基板に不純物を注入してソース拡散層を形成する
工程、（Ｆ）ドレイン拡散層上でスタックゲート間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、電極材料膜を形成し、
その電極材料膜をパターン化してスタックゲート上を被
い、ソース・ドレイン拡散層の延びる方向と直交する方
向に延びるセレクトゲートを形成する工程。
【００１４】第１の電極材料膜間又はスタックゲート間
を埋める前記絶縁膜は、下層がシリコン窒化膜、上層が
シリコン酸化膜となっていることが好ましい。この場
合、ソース拡散層側を埋めていた絶縁膜を除去する際、
まずシリコン酸化膜を除去するが、このときシリコン窒
化膜がエッチングのストッパとなってフローティングゲ
ートの下のトンネル酸化膜がアンダーカットされるのを
防ぐことができる。
を埋める前記絶縁膜は、下層がシリコン窒化膜、上層が
シリコン酸化膜となっていることが好ましい。この場
合、ソース拡散層側を埋めていた絶縁膜を除去する際、
まずシリコン酸化膜を除去するが、このときシリコン窒
化膜がエッチングのストッパとなってフローティングゲ
ートの下のトンネル酸化膜がアンダーカットされるのを
防ぐことができる。
【００１５】第１の電極材料膜間又はスタックゲート間
を絶縁膜で埋めるために、その絶縁膜の膜厚は、第１の
電極材料膜間又はスタックゲート間の間隔で最も広いも
のの１／２以上であることが好ましい。
を絶縁膜で埋めるために、その絶縁膜の膜厚は、第１の
電極材料膜間又はスタックゲート間の間隔で最も広いも
のの１／２以上であることが好ましい。
【００１６】
【実施例】図２は第１の実施例を表わす。（Ａ）は概略
平面図、（Ｂ）はそのＡ−Ａ’線位置での断面図であ
る。Ｐ型シリコン基板２２に、帯状に形成されたドレイ
ン拡散層２４とソース拡散層２６が交互に配列されてい
る。基板２２上にはトンネル酸化膜２８を介し、ソース
・ドレイン拡散層２４，２６の延びる方向と直交する複
数の直線上で、ドレイン拡散層２４上でドレイン拡散層
２４を挾んで対向し、かつソース拡散層２６と距離をも
って配置されたフローティングゲート３０が形成されて
いる。フローティングゲート３０上には絶縁膜３２を介
し、フローティングゲート３０とソース拡散層２６の間
の基板２２上にはゲート酸化膜３４を介して、ソース・
ドレイン拡散層２４，２６の延びる方向と直交する方向
に延びるコントロールゲート３６が形成されて、コント
ロールゲート３６下でフローティングゲート３０とソー
ス拡散層２６の間をセレクトチャネルＳＣとしている。
そして、ドレイン拡散層２４とコントロールゲート３６
との間にはドレイン拡散層２４を挾んで対向したフロー
ティングゲート３０，３０間を埋める厚い絶縁膜３８が
存在している。２０は素子分離用フィールド酸化膜であ
る。
平面図、（Ｂ）はそのＡ−Ａ’線位置での断面図であ
る。Ｐ型シリコン基板２２に、帯状に形成されたドレイ
ン拡散層２４とソース拡散層２６が交互に配列されてい
る。基板２２上にはトンネル酸化膜２８を介し、ソース
・ドレイン拡散層２４，２６の延びる方向と直交する複
数の直線上で、ドレイン拡散層２４上でドレイン拡散層
２４を挾んで対向し、かつソース拡散層２６と距離をも
って配置されたフローティングゲート３０が形成されて
いる。フローティングゲート３０上には絶縁膜３２を介
し、フローティングゲート３０とソース拡散層２６の間
の基板２２上にはゲート酸化膜３４を介して、ソース・
ドレイン拡散層２４，２６の延びる方向と直交する方向
に延びるコントロールゲート３６が形成されて、コント
ロールゲート３６下でフローティングゲート３０とソー
ス拡散層２６の間をセレクトチャネルＳＣとしている。
そして、ドレイン拡散層２４とコントロールゲート３６
との間にはドレイン拡散層２４を挾んで対向したフロー
ティングゲート３０，３０間を埋める厚い絶縁膜３８が
存在している。２０は素子分離用フィールド酸化膜であ
る。
【００１７】この実施例ではドレイン拡散層２４とソー
ス拡散層２６が複数のメモリセルについて連続した帯状
に形成されているので、１ビット又は２ビットごとにド
レインコンタクトを設ける必要がなく、例えば１６〜６
４ビットごとに１個のコンタクトを設けるだけでもよ
く、大幅なセルサイズ縮小が図れる。
ス拡散層２６が複数のメモリセルについて連続した帯状
に形成されているので、１ビット又は２ビットごとにド
レインコンタクトを設ける必要がなく、例えば１６〜６
４ビットごとに１個のコンタクトを設けるだけでもよ
く、大幅なセルサイズ縮小が図れる。
【００１８】ドレイン拡散層２４とコントロールゲート
３６の間にはフローティングゲート３０，３０間を埋め
込んだ厚い酸化膜３８が存在しているので、ドレイン拡
散層２４とコントロールゲート３６の間の寄生容量Ｃ1
を小さくでき、動作速度の劣化を抑えることができる。
３６の間にはフローティングゲート３０，３０間を埋め
込んだ厚い酸化膜３８が存在しているので、ドレイン拡
散層２４とコントロールゲート３６の間の寄生容量Ｃ1
を小さくでき、動作速度の劣化を抑えることができる。
【００１９】図３により図２の実施例の製造方法につい
て説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、全面に６０〜１００Åのトンネル酸化膜
２８を形成し、その上に１０００〜１５００Åの厚さの
Ｎ型ドープトポリシリコン膜を成長させる。そのポリシ
リコン膜上にレジスト層を形成し、フローティングゲー
ト形成予定領域とソース拡散層形成予定領域上にレジス
トが残るようにパターン化を行なう。そのレジストパタ
ーンをマスクとしてポリシリコン膜をエッチングし、フ
ローティングゲート３０とソース拡散層形成予定領域上
のポリシリコンパターン３０ａを形成する。
て説明する。 （Ａ）通常のＭＯＳプロセスに従い、フィールド酸化膜
を形成した後、全面に６０〜１００Åのトンネル酸化膜
２８を形成し、その上に１０００〜１５００Åの厚さの
Ｎ型ドープトポリシリコン膜を成長させる。そのポリシ
リコン膜上にレジスト層を形成し、フローティングゲー
ト形成予定領域とソース拡散層形成予定領域上にレジス
トが残るようにパターン化を行なう。そのレジストパタ
ーンをマスクとしてポリシリコン膜をエッチングし、フ
ローティングゲート３０とソース拡散層形成予定領域上
のポリシリコンパターン３０ａを形成する。
【００２０】全面に１００〜１０００Åのシリコン窒化
膜４０を成膜する。その後、ドレイン拡散層形成予定領
域のみに開口をもつレジストパターン４２を形成し、そ
れをマスクとして基板２２に砒素又はリンのＮ型不純物
を１０14〜１０16／ｃｍ2のドーズ量でイオン注入す
る。
膜４０を成膜する。その後、ドレイン拡散層形成予定領
域のみに開口をもつレジストパターン４２を形成し、そ
れをマスクとして基板２２に砒素又はリンのＮ型不純物
を１０14〜１０16／ｃｍ2のドーズ量でイオン注入す
る。
【００２１】（Ｂ）ポリシリコンパターン３０，３０の
間隔と３０，３０ａの間隔とが等しいときはその間隔を
Ｓ、等しくないときは広い方の間隔をＳとすると、Ｓ／
２より少し厚目のＣＶＤ−ＳｉＯ2膜４４を堆積するこ
とにより、ポリシリコンパターン３０，３０間のスペー
スと３０，３０ａ間のスペースを埋め込む。
間隔と３０，３０ａの間隔とが等しいときはその間隔を
Ｓ、等しくないときは広い方の間隔をＳとすると、Ｓ／
２より少し厚目のＣＶＤ−ＳｉＯ2膜４４を堆積するこ
とにより、ポリシリコンパターン３０，３０間のスペー
スと３０，３０ａ間のスペースを埋め込む。
【００２２】（Ｃ）次に、全面の酸化膜エッチバックを
シリコン窒化膜４０が露出するまで行なう。これにより
ポリシリコンパターン３０，３０ａのスペースがシリコ
ン酸化膜３８で埋め込まれる。
シリコン窒化膜４０が露出するまで行なう。これにより
ポリシリコンパターン３０，３０ａのスペースがシリコ
ン酸化膜３８で埋め込まれる。
【００２３】（Ｄ）ソース拡散層形成予定領域のみに開
口をもつレジストパターン４６を形成し、その開口部の
シリコン窒化膜４０とポリシリコンパターン３０ａのみ
を選択的にエッチング除去する。その後、ソース拡散層
となる砒素又はリンのＮ型不純物を１０14〜１０16／ｃ
ｍ2のドーズ量でイオン注入する。
口をもつレジストパターン４６を形成し、その開口部の
シリコン窒化膜４０とポリシリコンパターン３０ａのみ
を選択的にエッチング除去する。その後、ソース拡散層
となる砒素又はリンのＮ型不純物を１０14〜１０16／ｃ
ｍ2のドーズ量でイオン注入する。
【００２４】（Ｅ）レジスト４６を付けたままで、ＨＦ
液でソース拡散層に近いシリコン酸化膜３８ａをエッチ
ング除去する。このとき、シリコン窒化膜４０はフロー
ティングゲートのポリシリコンパターン３０の下にある
トンネル酸化膜２８がエッチングされるのを阻止する。
その後、レジスト４６を除去し、熱硝酸でシリコン窒化
膜４０を除去する。
液でソース拡散層に近いシリコン酸化膜３８ａをエッチ
ング除去する。このとき、シリコン窒化膜４０はフロー
ティングゲートのポリシリコンパターン３０の下にある
トンネル酸化膜２８がエッチングされるのを阻止する。
その後、レジスト４６を除去し、熱硝酸でシリコン窒化
膜４０を除去する。
【００２５】（Ｆ）全面にセレクトゲートのゲート酸化
膜３４を１００〜２００Åの厚さに成長させる。この場
合、ソース拡散層２６上やポリシリコン周りは増速酸化
され、３００〜１０００Åの厚さの酸化膜３２，３３が
形成される。次に、リン又は砒素がドープされたポリシ
リコンを全面に形成した後、パターン化を施して、ソー
ス・ドレイン拡散層の延びる方向と直交する方向に延び
るコントロールゲート３６を形成する。
膜３４を１００〜２００Åの厚さに成長させる。この場
合、ソース拡散層２６上やポリシリコン周りは増速酸化
され、３００〜１０００Åの厚さの酸化膜３２，３３が
形成される。次に、リン又は砒素がドープされたポリシ
リコンを全面に形成した後、パターン化を施して、ソー
ス・ドレイン拡散層の延びる方向と直交する方向に延び
るコントロールゲート３６を形成する。
【００２６】図３（Ｂ）で、ドレイン領域上のポリシリ
コンパターン３０，３０間のスペースＳ1と、セレクト
チャネル領域上のポリシリコンパターン３０，３０ａ間
のスペースＳ2の広い方の１／２より厚くＣＶＤ−Ｓｉ
Ｏ2膜４４を堆積すれば、ポリシリコンパターン間の間
隙を平坦に埋め込むことができる。図３の製造方法に示
されるように、セレクトチャネルＳＣが自己整合的に形
成されるので、微細で、かつ特性のばらつきを小さく抑
えることができる。
コンパターン３０，３０間のスペースＳ1と、セレクト
チャネル領域上のポリシリコンパターン３０，３０ａ間
のスペースＳ2の広い方の１／２より厚くＣＶＤ−Ｓｉ
Ｏ2膜４４を堆積すれば、ポリシリコンパターン間の間
隙を平坦に埋め込むことができる。図３の製造方法に示
されるように、セレクトチャネルＳＣが自己整合的に形
成されるので、微細で、かつ特性のばらつきを小さく抑
えることができる。
【００２７】図４は第２の実施例を表わし、本発明を３
層ポリシリコンのスプリットゲートタイプのメモリセル
に適用したものである。（Ａ）は概略平面図、（Ｂ）は
そのＢ−Ｂ’線位置での断面図である。この実施例は、
図２の実施例で、フローティングゲート３０がＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）に変わっている点を
除けば、基本的に同じである。
層ポリシリコンのスプリットゲートタイプのメモリセル
に適用したものである。（Ａ）は概略平面図、（Ｂ）は
そのＢ−Ｂ’線位置での断面図である。この実施例は、
図２の実施例で、フローティングゲート３０がＳＡＭＯ
Ｓ電極（フローティングゲート３０とコントロールゲー
ト３６ａからなるスタックゲート）に変わっている点を
除けば、基本的に同じである。
【００２８】構造を具体的に示すと、Ｐ型シリコン基板
２２に、帯状に形成されたドレイン拡散層２４とソース
拡散層２６が交互に配列され、基板２２上にはトンネル
酸化膜２８を介し、ソース・ドレイン拡散層２４，２６
の延びる方向と平行な複数の直線上で、ドレイン拡散層
２４上でドレイン拡散層２４を挾んで対向し、かつソー
ス拡散層２６と距離をもって配置されたフローティング
ゲート３０が形成されている。フローティングゲート３
０上には絶縁膜を介してソース・ドレイン拡散層２４，
２６の延びる方向に延びるコントロールゲート３６ａが
形成されており、フローティングゲート３０、コントロ
ールゲート３６ａ及びその間の絶縁膜によってスタック
ゲートが形成されている。コントロールゲート３６ａ上
には絶縁膜を介し、フローティングゲート３０とソース
拡散層２６の間の基板２２上にはゲート酸化膜３４を介
して、ソース・ドレイン拡散層２４，２６の延びる方向
と直交する方向に延びるセレクトゲート３６ｂが形成さ
れており、セレクトゲート３６ｂ下でフローティングゲ
ート３０とソース拡散層２６の間がセレクトチャネルと
なっている。ドレイン拡散層２４とセレクトゲート３６
ｂとの間にはドレイン拡散層２４を挾んで対向したスタ
ックゲート間を埋める厚い絶縁膜３８が存在している。
２２に、帯状に形成されたドレイン拡散層２４とソース
拡散層２６が交互に配列され、基板２２上にはトンネル
酸化膜２８を介し、ソース・ドレイン拡散層２４，２６
の延びる方向と平行な複数の直線上で、ドレイン拡散層
２４上でドレイン拡散層２４を挾んで対向し、かつソー
ス拡散層２６と距離をもって配置されたフローティング
ゲート３０が形成されている。フローティングゲート３
０上には絶縁膜を介してソース・ドレイン拡散層２４，
２６の延びる方向に延びるコントロールゲート３６ａが
形成されており、フローティングゲート３０、コントロ
ールゲート３６ａ及びその間の絶縁膜によってスタック
ゲートが形成されている。コントロールゲート３６ａ上
には絶縁膜を介し、フローティングゲート３０とソース
拡散層２６の間の基板２２上にはゲート酸化膜３４を介
して、ソース・ドレイン拡散層２４，２６の延びる方向
と直交する方向に延びるセレクトゲート３６ｂが形成さ
れており、セレクトゲート３６ｂ下でフローティングゲ
ート３０とソース拡散層２６の間がセレクトチャネルと
なっている。ドレイン拡散層２４とセレクトゲート３６
ｂとの間にはドレイン拡散層２４を挾んで対向したスタ
ックゲート間を埋める厚い絶縁膜３８が存在している。
【００２９】この実施例の製造方法は、図３の実施例
で、最初のポリシリコン膜をパターン化してポリシリコ
ンパターン３０，３０ａを形成した時点で、既にＳＡＭ
ＯＳ電極（フローティングゲート３０とコントロールゲ
ート３６ａからなるスタックゲート）が形成されている
ようにする点を除けば、他の工程は同じである。
で、最初のポリシリコン膜をパターン化してポリシリコ
ンパターン３０，３０ａを形成した時点で、既にＳＡＭ
ＯＳ電極（フローティングゲート３０とコントロールゲ
ート３６ａからなるスタックゲート）が形成されている
ようにする点を除けば、他の工程は同じである。
【００３０】
【発明の効果】本発明では、ドレイン拡散層とソース拡
散層が複数のメモリセルについて連続した帯状に形成さ
れているので、１ビット又は２ビットごとにドレインコ
ンタクトを設ける必要がなく、例えば１６〜６４ビット
ごとに１個のコンタクトを設けるだけでもよく、大幅な
セルサイズ縮小が図れる。ドレイン拡散層とコントロー
ルゲートの間、又はドレイン拡散層とセレクトゲートの
間には、フローティングゲート間又はスタックゲート間
を埋め込んだ厚い絶縁膜が存在しているので、ドレイン
拡散層とコントロールゲートの間の寄生容量又はドレイ
ン拡散層とセレクトゲート間の寄生容量Ｃ1を小さくで
き、動作速度の劣化を抑えることができる。本発明の製
造方法では、セレクトチャネルＳＣが自己整合的に形成
されるので、微細で、かつ特性のばらつきを小さく抑え
ることができる。ポリシリコンパターン間又はスタック
ゲート間を埋める絶縁膜を、下層がシリコン窒化膜、上
層がシリコン酸化膜からなるものとすることにより、絶
縁膜を除去する際のシリコン酸化膜エッチングにおいて
シリコン窒化膜がエッチングのストッパとなってフロー
ティングゲートの下のトンネル酸化膜がアンダーカット
されるのを防いで、シリコン酸化膜を選択的に除去する
ことができる。
散層が複数のメモリセルについて連続した帯状に形成さ
れているので、１ビット又は２ビットごとにドレインコ
ンタクトを設ける必要がなく、例えば１６〜６４ビット
ごとに１個のコンタクトを設けるだけでもよく、大幅な
セルサイズ縮小が図れる。ドレイン拡散層とコントロー
ルゲートの間、又はドレイン拡散層とセレクトゲートの
間には、フローティングゲート間又はスタックゲート間
を埋め込んだ厚い絶縁膜が存在しているので、ドレイン
拡散層とコントロールゲートの間の寄生容量又はドレイ
ン拡散層とセレクトゲート間の寄生容量Ｃ1を小さくで
き、動作速度の劣化を抑えることができる。本発明の製
造方法では、セレクトチャネルＳＣが自己整合的に形成
されるので、微細で、かつ特性のばらつきを小さく抑え
ることができる。ポリシリコンパターン間又はスタック
ゲート間を埋める絶縁膜を、下層がシリコン窒化膜、上
層がシリコン酸化膜からなるものとすることにより、絶
縁膜を除去する際のシリコン酸化膜エッチングにおいて
シリコン窒化膜がエッチングのストッパとなってフロー
ティングゲートの下のトンネル酸化膜がアンダーカット
されるのを防いで、シリコン酸化膜を選択的に除去する
ことができる。
【図１】 従来のスプリットゲートタイプのメモリ素子
を示す概略断面図である。
を示す概略断面図である。
【図２】 第１の実施例を表わす図で、（Ａ）は概略平
面図、（Ｂ）はそのＡ−Ａ’線位置での断面図である。
面図、（Ｂ）はそのＡ−Ａ’線位置での断面図である。
【図３】 図２の実施例の製造方法を示す工程断面図で
ある。
ある。
【図４】 第２の実施例を表わす図で、（Ａ）は概略平
面図、（Ｂ）はそのＢ−Ｂ’線位置での断面図である。
面図、（Ｂ）はそのＢ−Ｂ’線位置での断面図である。
２２ Ｐ型シリコン基板 ２４ ドレイン拡散層 ２６ ソース拡散層 ２８ トンネル酸化膜 ３４ ゲート酸化膜 ３０ フローティングゲート ３６，３６ａ コントロールゲート ３６ｂ セレクトゲート ３８ 厚い絶縁膜 ＳＣ セレクトチャネル
Claims (6)
- 【請求項１】 半導体基板に、帯状に形成されたドレイ
ン拡散層とソース拡散層が交互に配列され、 前記基板上にはトンネル絶縁膜を介し、ソース・ドレイ
ン拡散層の延びる方向と直交する複数の直線上で、ドレ
イン拡散層と隣接し、ドレイン拡散層を挾んで対向し、
かつソース拡散層と距離をもって配置されたフローティ
ングゲートが形成され、 フローティングゲート上には絶縁膜を介し、フローティ
ングゲートとソース拡散層の間の基板上にはゲート絶縁
膜を介して、ソース・ドレイン拡散層の延びる方向と直
交する方向に延びるコントロールゲートが形成されて、
コントロールゲート下でフローティングゲートとソース
拡散層の間をセレクトチャネルとしており、 ドレイン拡散層とコントロールゲートとの間にはドレイ
ン拡散層を挾んで対向したフローティングゲート間を埋
める厚い絶縁膜が存在していることを特徴とする不揮発
性半導体メモリ装置。 - 【請求項２】 半導体基板に、帯状に形成されたドレイ
ン拡散層とソース拡散層が交互に配列され、 前記基板上にはトンネル絶縁膜を介し、ソース・ドレイ
ン拡散層の延びる方向と直交する複数の直線上で、ドレ
イン拡散層と隣接し、ドレイン拡散層を挾んで対向し、
かつソース拡散層と距離をもって配置されたフローティ
ングゲートが形成され、 フローティングゲート上には絶縁膜を介してソース・ド
レイン拡散層の延びる方向に延びるコントロールゲート
が形成されてスタックゲートが形成されており、 コントロールゲート上には絶縁膜を介し、フローティン
グゲートとソース拡散層の間の基板上にはゲート絶縁膜
を介して、ソース・ドレイン拡散層の延びる方向と直交
する方向に延びるセレクトゲートが形成されて、セレク
トゲート下でフローティングゲートとソース拡散層の間
をセレクトチャネルとしており、 ドレイン拡散層とセレクトゲートとの間にはドレイン拡
散層を挾んで対向したスタックゲート間を埋める厚い絶
縁膜が存在していることを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項３】 以下の工程（Ａ）から（Ｇ）を備えた不
揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１の電
極材料膜を形成し、帯状のソース形成予定領域上と複数
のフローティングゲート形成予定領域上にその電極材料
膜が残るようにパターン化を施す工程、（Ｂ）ソース形
成予定領域と平行な帯状のドレイン形成予定領域に開口
をもつレジストパターンを形成し、それをマスクとして
基板に不純物を注入してドレイン拡散層を形成する工
程、（Ｃ）ソース形成予定領域の延びる方向と平行な方
向に配列されて隣接している電極材料膜間を絶縁膜で埋
める工程、（Ｄ）ソース形成予定領域上に形成されてい
る電極材料膜を選択的に除去する工程、（Ｅ）ソース形
成予定領域の基板に不純物を注入してソース拡散層を形
成する工程、（Ｆ）ドレイン拡散層上で電極材料間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、第２の電極材料膜を形
成し、その電極材料膜をパターン化して第１の電極材料
膜パターン上を被い、ソース・ドレイン拡散層の延びる
方向と直交する方向に延びるコントロールゲートを形成
する工程。 - 【請求項４】 以下の工程（Ａ）から（Ｇ）を備えた不
揮発性半導体メモリ装置の製造方法。 （Ａ）半導体基板の帯状のソース形成予定領域上とメモ
リゲート形成予定領域上に、コントロールゲートがソー
ス形成予定領域の延びる方向に平行に配置されたスタッ
クゲートを形成する工程、（Ｂ）ソース形成予定領域と
平行な帯状のドレイン形成予定領域に開口をもつレジス
トパターンを形成し、それをマスクとして基板に不純物
を注入してドレイン拡散層を形成する工程、（Ｃ）ソー
ス形成予定領域の延びる方向と平行な方向に配列されて
隣接しているスタックゲート間を絶縁膜で埋める工程、
（Ｄ）ソース形成予定領域上に形成されているスタック
ゲートを選択的に除去する工程、（Ｅ）ソース形成予定
領域の基板に不純物を注入してソース拡散層を形成する
工程、（Ｆ）ドレイン拡散層上でスタックゲート間を埋
めている前記絶縁膜を残し、ソース拡散層側を埋めてい
た前記絶縁膜を除去する工程、（Ｇ）基板上にゲート絶
縁膜を形成する処理を施した後、電極材料膜を形成し、
その電極材料膜をパターン化してスタックゲート上を被
い、ソース・ドレイン拡散層の延びる方向と直交する方
向に延びるセレクトゲートを形成する工程。 - 【請求項５】 第１の電極材料膜間又はスタックゲート
間を埋める前記絶縁膜は、下層がシリコン窒化膜、上層
がシリコン酸化膜からなっている請求項３又は４に記載
の不揮発性半導体メモリ装置の製造方法。 - 【請求項６】 前記絶縁膜の膜厚は、第１の電極材料膜
間又はスタックゲート間の間隔で最も広いものの１／２
以上である請求項３から５のいずれかに記載の不揮発性
半導体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069096A JPH09237845A (ja) | 1996-02-28 | 1996-02-28 | 不揮発性半導体メモリ装置とその製造方法 |
| US08/806,447 US6075267A (en) | 1996-02-28 | 1997-02-26 | Split-gate non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8069096A JPH09237845A (ja) | 1996-02-28 | 1996-02-28 | 不揮発性半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237845A true JPH09237845A (ja) | 1997-09-09 |
Family
ID=13392750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8069096A Pending JPH09237845A (ja) | 1996-02-28 | 1996-02-28 | 不揮発性半導体メモリ装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6075267A (ja) |
| JP (1) | JPH09237845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1017087A1 (en) * | 1998-12-29 | 2000-07-05 | STMicroelectronics S.r.l. | Process for manufacturing a semiconductor substrate integrated MOS transistor |
| US6492231B2 (en) * | 2000-06-09 | 2002-12-10 | Winbond Electronics Corporation | Method of making triple self-aligned split-gate non-volatile memory device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346725B1 (en) * | 1998-05-22 | 2002-02-12 | Winbond Electronics Corporation | Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines |
| US6153906A (en) * | 1998-12-08 | 2000-11-28 | United Microelectronics Corp. | Flash memory |
| US6160287A (en) * | 1998-12-08 | 2000-12-12 | United Microelectronics Corp. | Flash memory |
| US6812506B1 (en) * | 2002-11-19 | 2004-11-02 | Advanced Micro Devices, Inc. | Polysilicon linewidth measurement structure with embedded transistor |
| JP5200470B2 (ja) * | 2007-09-20 | 2013-06-05 | 株式会社リコー | メモリ制御回路及び半導体装置 |
| WO2013165375A1 (en) * | 2012-04-30 | 2013-11-07 | Hewlett-Packard Development Company, L.P. | Device including active floating gate region area that is smaller than channel area |
| CN108376683B (zh) * | 2018-02-27 | 2020-11-20 | 武汉新芯集成电路制造有限公司 | 源极的制作方法及半导体器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151021A (en) * | 1977-01-26 | 1979-04-24 | Texas Instruments Incorporated | Method of making a high density floating gate electrically programmable ROM |
| US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
| JPH07101714B2 (ja) * | 1988-07-12 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02240968A (ja) * | 1989-03-15 | 1990-09-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5029130A (en) * | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5625212A (en) * | 1992-03-23 | 1997-04-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US5486711A (en) * | 1993-06-25 | 1996-01-23 | Nikon Corporation | Solid-state image sensor with overlapping split gate electrodes |
| JP2699890B2 (ja) * | 1994-09-29 | 1998-01-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1996
- 1996-02-28 JP JP8069096A patent/JPH09237845A/ja active Pending
-
1997
- 1997-02-26 US US08/806,447 patent/US6075267A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1017087A1 (en) * | 1998-12-29 | 2000-07-05 | STMicroelectronics S.r.l. | Process for manufacturing a semiconductor substrate integrated MOS transistor |
| US6251736B1 (en) | 1998-12-29 | 2001-06-26 | Stmicroelectronics S.R.L. | Method for forming contactless MOS transistors and resulting devices, especially for use in non-volatile memory arrays |
| US6492231B2 (en) * | 2000-06-09 | 2002-12-10 | Winbond Electronics Corporation | Method of making triple self-aligned split-gate non-volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6075267A (en) | 2000-06-13 |
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