JPH07254652A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07254652A JPH07254652A JP6071563A JP7156394A JPH07254652A JP H07254652 A JPH07254652 A JP H07254652A JP 6071563 A JP6071563 A JP 6071563A JP 7156394 A JP7156394 A JP 7156394A JP H07254652 A JPH07254652 A JP H07254652A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
に分離された電極を備えた半導体装置を提供することを
目的とする。 【構成】 本発明に係る半導体装置は、半導体基板表面
に設けた溝を少なくとも上端面まで絶縁物で埋め込んで
形成した素子分離領域5,6,16と、隣り合う前記素
子分離領域間に自己整合的に形成された電極7とを備え
たことを特徴とする。好ましくは、素子分離領域は選択
的エッチングできる2種類の絶縁物を逐次堆積して形成
しても良いし、1種類の絶縁物で形成しても良い。素子
分離領域を溝の側壁部分に形成された第1の絶縁膜と溝
の側壁部分以外を埋め込んだ第1の絶縁膜とは異なる絶
縁物からなる第2の絶縁膜から構成し、溝の底部には第
1の絶縁膜に対して自己整合的に形成した拡散層を設け
ても良い。また、電極が電荷蓄積層の場合、その側面に
絶縁膜を介して制御ゲート電極を形成しても良い。
Description
その製造方法に係わり、特にトレンチ構造による素子分
離領域に対して電荷蓄積層やゲート電極などの電極を自
己整合的に形成した半導体記憶装置およびその製造方法
に関する。
を辿っており、微細な半導体記憶装置の研究が盛んであ
る。例えば各種半導体記憶装置のうち不揮発性メモリ素
子はハードディスク装置の代替品として期待されてお
り、さらなる高集積化が望まれている。
憶装置には見られない浮遊ゲートを用いる特殊な構造を
有しており、素子微細化の上で、この浮遊ゲートを微細
形成する技術が重要な要素の一つである。
るが、シリコン半導体基板上に不揮発性メモリ素子を形
成する場合には、この浮遊ゲート分離に写真触刻法が用
いられる。しかしながら、写真触刻法では、最新の技術
を用いても0.4μm以下の幅(スリット)で浮遊ゲー
トの分離を行うことは極めて困難である。
ずれが生じてしまうため、64M以降の高密度素子で
は、素子上で浮遊ゲート分離を行うおそれが生ずる。こ
の場合、トンネル酸化膜上に直接制御ゲートが形成され
るため、素子動作時にトンネル酸化膜の絶縁破壊を起こ
すので、素子動作に致命的な影響を与えてしまう。ま
た、これを回避しようとすると、素子形成領域を大きく
せざるを得ない。
不揮発性メモリ素子において浮遊ゲートを分離・形成す
る方法では、微細な幅で浮遊ゲートの分離を行うことは
極めて困難であった。また、該方法における写真触刻工
程時の合わせずれにより、素子形状や素子動作特性の変
動を生じる問題があった。
ので、素子動作特性に変動を与えることのない、微細に
分離された電極を備えた半導体記憶装置を提供すること
を目的とする。
手段は、半導体基板表面に設けた溝を少なくとも上端面
まで絶縁物で埋め込んで形成した素子分離領域と、隣り
合う前記素子分離領域間に自己整合的に形成された電極
とを備えたことを特徴とする。
互いに選択的にエッチングできる2種類の絶縁物で前記
溝を順次埋め込んで形成すると良い。この場合、前記素
子分離領域は、前記溝の側壁部分に形成された第1の絶
縁膜と、該溝の残りの部分を埋め込んだ、該第1の絶縁
膜とは異なる材料からなる第2の絶縁膜から構成され、
前記溝の下部には、前記第1の絶縁膜に対して自己整合
的に拡散層が形成されているようにしても良い。
類の絶縁物で埋め込んで形成しても良い。
該電荷蓄積層の側面に、ONO膜を介して制御ゲート電
極を形成しても良い。
は、半導体基板表面に、熱酸化膜、所定の材料からなる
第1のマスク層、該第1のマスク層に対して選択的に除
去することが可能な他の材料からなる第2のマスク層を
順次形成する第1の工程と、素子形成領域以外の前記熱
酸化膜、前記第1のマスク膜および前記第2のマスク層
を除去する第2の工程と、前記素子形成領域上に残った
第2のマスク層をマスクとし、前記第2の工程によって
露出された半導体基板表面をエッチングして溝を形成す
る第3の工程と、この溝の内壁に該溝を埋め尽くさない
程度に第1の絶縁膜を形成する第4の工程と、前記第1
の絶縁膜に対して選択的に除去することが可能な第2の
絶縁膜を、前記溝に形成された第1の絶縁膜上から前記
第2のマスク層上に形成された第1の絶縁膜の上方まで
堆積する第5の工程と、前記第2のマスク層および前記
第1の絶縁膜を、前記第1のマスク層の上端部が露出す
るまで除去する第6の工程と、前記溝から突出した第1
の絶縁膜および第2の絶縁膜の部分を残すように、前記
第1のマスク層を選択的に除去する第7の工程と、前記
第1の絶縁膜を、第2の絶縁膜はエッチングされない条
件で、前記溝の上端面まで選択的に除去する第8の工程
と、電極形成のための伝導性膜を成膜する第9の工程
と、前記伝導性膜を、前記第2の絶縁膜の上端面が露出
するまで除去する第10の工程とを備えたことを特徴と
する。
晶シリコン膜を、前記第2のマスク層にはCVD法によ
り形成された酸化シリコン膜を、前記第1の絶縁膜には
シリコン酸化膜を、前記第2の絶縁膜にはシリコン窒化
膜を、前記伝導性膜には伝導性多結晶シリコン膜をそれ
ぞれ用いても良い。
手段は、半導体基板表面に、熱酸化膜、所定の材料から
なるマスク層を順次形成する第1の工程と、素子形成領
域以外の前記熱酸化膜および前記マスク層を除去する第
2の工程と、前記素子形成領域上に残ったマスク層をマ
スクとし、前記第2の工程によって露出した半導体基板
表面をエッチングして溝を形成する第3の工程と、絶縁
膜を前記溝の底部から前記マスク層の上端面まで堆積す
る第4の工程と、前記溝から突出した部分の絶縁膜を残
すように、前記マスク層を選択的に除去する第5の工程
と、電極形成のための伝導性膜を成膜する第6の工程
と、前記伝導性膜を、前記絶縁膜の上端面が露出するま
で除去する第7の工程とを備えたことを特徴とする。
化膜を、前記絶縁膜にはCVD法により形成されたシリ
コン酸化膜を、前記伝導性膜には伝導性多結晶シリコン
膜をそれぞれ用いても良い。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された電極を得ることができるととも
に、従来問題であった写真触刻時の合わせずれ等による
素子形状の変動を生じることなく動作特性の変動も完全
になくすことができる。
上に形成された溝および第1のマスク層を第1の絶縁膜
および第2の絶縁膜で埋め込み、その後第1の絶縁膜お
よび第1のマスク層を取り除いた箇所(隣り合う第2の
絶縁膜の間)に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
膜および第2の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
とができる。
上に形成された溝およびマスク層を絶縁膜で埋め込み、
その後マスク層を取り除いた箇所(隣り合う絶縁膜の
間)に、電極を形成するので、電極を隣り合う素子分離
領域間に自己整合的に形成することができる。
電極を得ることができるとともに、写真触刻時の合わせ
ずれ等による素子形状および動作特性の変動の回避を完
全になくすことができる。
の膜厚を制御することで、極めて制御性良く形成でき
る。
とができる。
説明する。
実施例に係るNAND型EEPROMの平面図を示す。
また、図2および図3にはそれぞれ、図1のNAND型
EEPROMのA−A´断面図およびB−B´断面図を
示す。
EPROMでは、複数のコントロール・ゲート9と複数
の活性層30が直交配列され、両者が交差する部分にト
ンネル酸化膜22とONO膜8を介してフローティング
・ゲート7が挟まれた形で設けられており、各交差部分
が記憶ノードを形成している。
うに、素子分離領域31は、半導体基板1の表面に設け
た溝12を上端面まで2種類の絶縁膜5,6で埋め込ん
で形成するとともに、隣り合う素子分離領域31間に浮
遊ゲート電極7が自己整合的に形成されている。なお、
本実施例では、浮遊ゲート電極7が素子分離領域31の
第1の絶縁膜5にオーバーラップしたウイング型の構造
になっている。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
イング型の構造にするので、コントロール・ゲート電極
との間の容量を大きく設けることができる。また本実施
例では、図3のように浮遊ゲート電極側壁部と浮遊ゲー
ト電極側壁間に形成されたコントロール・ゲート電極と
の間にも容量が形成されるので、さらなる容量の増加を
図ることができる。
OMを得るための製造工程について説明する。
〜50Ω・cmのN型シリコン基板1上に、P型ウェル
を形成し、例えば厚さ25nmの熱酸化膜2をHCl雰
囲気中で成膜し、さらに多結晶シリコンを400nm程
度形成して第一マスク層3とし、CVD法で酸化シリコ
ン膜を500nm程度形成して第二マスク層4とする。
膜(図示せず)で覆い、これをマスクとして使用し、C
VD酸化シリコン膜4をエッチングし、その後レジスト
を剥離する。そして、このCVD酸化シリコン膜4をマ
スクにして、先の工程によって露出した第一マスク層で
ある多結晶シリコン膜3をエッチングし、さらに下の熱
酸化膜2をエッチングする。
び多結晶シリコン膜3をマスクにして、露出したシリコ
ン基板1の表面を例えばHBr/SiF4 /O2 雰囲気
中でエッチングし、深さ0.5μm程度、幅0.4μm
程度の溝12を形成する。
レンチを埋め込む第一の素子分離絶縁膜5として、例え
ばCVD法で成膜したシリコン酸化膜を100nm成膜
する。このシリコン酸化膜5は、膜質を向上させるため
に、例えばN2 雰囲気中において1000℃前後で焼き
固めるのが好ましい。
装置の概略断面図を図4に示す。なお、後に示す図4〜
図11においては、p+ 型層20を省略した。
成膜し、図5のように溝12を完全に埋め込む。この
時、シリコン窒化膜6をボイドが発生しない様に埋め込
むことが望ましい。
カル・ドライ・エッチング)法などによりエッチバック
し、第一マスク層である多結晶シリコン層3に挟まれた
部分およびシリコン基板1表面に形成された溝12の中
に成膜された部分のみを残すようにする(図6)。
酸化膜である第一絶縁膜5および同様に成膜したシリコ
ン酸化膜である第二マスク層4を例えばRIE法などに
より選択的にエッチングすることにより、第一マスク層
である多結晶シリコン層3および第二絶縁膜であるシリ
コン窒素化膜6はエッチングされないようにし、第一マ
スク層である多結晶シリコン層3の上端部まで、第一絶
縁膜であるCVDシリコン酸化膜5と第二絶縁膜である
シリコン窒化膜6により埋め込まれているようにする
(図7)。
ク層である多結晶シリコン層3を除去し、さらに例えば
フッ化アンモニウム等の溶液でエッチングすることによ
り、シリコン基板1上に形成されている熱酸化膜2およ
び第一絶縁膜であるCVDシリコン酸化膜5のうちシリ
コン基板1に形成された溝12に埋め込まれた部分以外
は除去する。その後、ゲート酸化膜22を形成する(図
8)。
7を形成し(図9)、表面を例えばCMP(ケミカル・
メカニカル・ポリッシング)法により平坦化する(図1
0)。これにより、浮遊ゲート電極7を形成すると同時
に、浮遊ゲート電極7間の分離を、第二絶縁膜のシリコ
ン窒化膜6により自己整合的に行うことが可能である。
側壁部のシリコン窒素化膜6をエッチングし(図1
1)、ONO膜8を形成した後に、制御ゲート電極9を
形成し、CVD絶縁膜10を堆積して、素子形成を完了
する(図3)。
上に形成された溝および第1のマスク層を第1の絶縁膜
および第2の絶縁膜で埋め込み、その後第1の絶縁膜お
よび第1のマスク層を取り除いた箇所(隣り合う第2の
絶縁膜の間)に、電極を形成するので、電極を隣り合う
素子分離領域間に自己整合的に形成することができる。
この結果、極めて微細に分離・形成された電極を得るこ
とができるとともに、写真触刻時の合わせずれ等による
素子形状および動作特性の変動の回避を完全になくすこ
とができる。
膜および第2の絶縁膜の膜厚を制御することで、極めて
制御性良く形成できる。
とができる。
て、図5までの工程を上記実施例と同様に行った後、第
二マスク層であるシリコン酸化膜4、第一絶縁膜である
CVDシリコン酸化膜5と第二絶縁膜であるシリコン窒
化膜6が同一のエッチングレートになる条件で、第一マ
スク層である多結晶シリコン層3の上端部において終了
するようにエッチングを行った後、図6に示される工程
を省略し、図7の以下の工程を進めることが可能であ
る。
プロセスを簡略化することができる利点がある。
製造方法においては、図4に示すように第一絶縁膜5を
形成する前にフィールドI/Iを行ったが、その代りに
先に第一絶縁膜5を形成し、溝12の底部が露出するよ
うに軽くエッチングした後、フィールドI/Iを行い
(図12)、第二絶縁膜6を形成しても良い(図1
3)。
p+ 型層23の領域を小さく設けることができるので、
p+ 型層23と図1に示すn+ 型層19との間でのジャ
ンクション・ブレークダウンを発生し難くすることがで
きる。もちろん、上述した実施例の利点も同時に得られ
る。
ート側壁部)のシリコン窒素化膜6をエッチングせず
に、図10の構造の上にONO膜8を形成しても良い
(図14)。
ることができる。
の実施例に係るNAND型EEPROMの断面図を示
す。本実施例は、第1の実施例に比較して工程をさらに
簡略化したものである。
離領域は、半導体基板1の表面に設けた溝12を絶縁膜
16で埋め込んで形成するとともに、隣り合う素子分離
領域間にゲート電極7が自己整合的に形成されている。
なお、本実施例では、ゲート電極7が素子分離領域31
の第1の絶縁膜5にオーバーラップしていない非ウイン
グ型の構造になっている。
素子分離領域間に自己整合的に形成するので、極めて微
細に分離・形成された浮遊ゲート電極を得ることができ
るとともに、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
ROMを得るための製造工程について説明する。
〜50Ω・cmのP型シリコン基板1上に例えば厚さ2
5nmの熱酸化膜2をHCl雰囲気中で成膜し、さらに
シリコン窒素化膜14を400nm程度形成してマスク
層とする。
膜40で覆う(図15)。
膜14と下の熱酸化膜2を順次エッチングする(図1
6)。その後、レジスト40を剥離する。
にして、露出したシリコン基板1表面を例えばHBr/
SiF4 /O2 雰囲気中でエッチングし、深さ0.5μ
m程度、幅0.4μm程度の溝12を形成する。そし
て、フィールドI/Iを行う(図17)。
16として、例えばCVD法で成膜したシリコン酸化膜
を1000nm程度成膜し、溝12の底面からシリコン
窒化膜からなるマスク層14の上方まで完全に埋め込
む。
リコン酸化膜16のうち、マスク層であるシリコン窒化
膜14に挟まれた部分およびシリコン基板1により形成
された溝12の中に成膜された部分のみを残すようにC
VDエッチバックを行う(図18)。
であるシリコン窒素化膜14を除去する(図19)。
ッチングすることにより、シリコン基板1上に形成され
ている熱酸化膜2を除去する。そして、ダミー酸化、チ
ャネルI/I、ダミー酸化剥離を順次行う(図20)。
後、リンをドープした多結晶シリコン膜7を形成し、表
面を例えばCMP(ケミカル・メカニカル・ポリッシン
グ)法により平坦化する(図21)。
と同時に、浮遊ゲート電極7間の分離を、絶縁膜である
CVDシリコン酸化膜16により自己整合的に行うこと
が可能である。
ゲート電極9を形成し、後酸化を行い、CVD絶縁膜1
4を堆積して素子形成を完了する(図22)。
て、例えばCDE法により浮遊ゲート7側壁部のCVD
シリコン酸化膜16をエッチングし、ONO膜8を形成
した後に、コントロール・ゲート電極9を形成しても良
い(図23)。
と浮遊ゲート電極側壁間に形成されたコントロール・ゲ
ート電極との間に容量が形成されるので、容量の増加を
図ることができる。この場合、マスク層を厚く積むと、
その後に形成する浮遊ゲート電極側壁がより高くなり、
容量がより大きくなるので好ましい。
得られる。
M(浮遊ゲート)に適用した例について説明したが、M
ISトランジスタのゲート電極にも適用することが可能
である。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
り合う素子分離領域間に自己整合的に形成するので、極
めて微細に分離・形成された電極を得ることができると
ともに、従来問題であった写真触刻時の合わせずれ等に
よる素子形状の変動を生じることなく動作特性の変動も
完全になくすことができる。
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
合う素子分離領域間に自己整合的に形成することがで
き、極めて微細に分離・形成された電極を得ることがで
きるとともに、写真触刻時の合わせずれ等による素子形
状および動作特性の変動の回避を完全になくすことがで
きる。
面図
工程断面図
工程断面図
工程断面図
工程断面図
工程断面図
工程断面図
す工程断面図
す工程断面図
造方法を示す工程断面図
造方法を示す工程断面図
断面図
製造方法を示す工程断面図
す工程断面図
す工程断面図
す工程断面図
す工程断面図
す工程断面図
す工程断面図
面図
4…第二マスク層、5…第1の素子分離絶縁膜、6…第
2の素子分離絶縁膜、7…フローティング・ゲート、8
…ONO膜、9…コントロール・ゲート、10…CVD
絶縁膜、12…溝、13…酸化膜、14…CVD絶縁
膜、16…素子分離絶縁膜、19…n+ 型層、20,2
1,23…p+ 型層、22…トンネル酸化膜、30…素
子分離領域、31…素子形成領域、32…コンタクト・
ホール、40…レジスト膜
Claims (7)
- 【請求項1】半導体基板表面に設けた溝を少なくとも上
端面まで絶縁物で埋め込んで形成した素子分離領域と、 隣り合う前記素子分離領域間に自己整合的に形成された
電極とを備えたことを特徴とする半導体記憶装置。 - 【請求項2】前記素子分離領域は、互いに選択的にエッ
チングできる2種類の絶縁物で前記溝を順次埋め込んで
形成されていることを特徴とする請求項1に記載の半導
体記憶装置。 - 【請求項3】前記素子分離領域は、前記溝の側壁部分に
形成された第1の絶縁膜と、該溝の残りの部分を埋め込
んだ、該第1の絶縁膜とは異なる材料からなる第2の絶
縁膜から構成され、 前記溝の下部には、前記第1の絶縁膜に対して自己整合
的に拡散層が形成されていることを特徴とする請求項2
に記載の半導体記憶装置。 - 【請求項4】前記素子分離領域は、前記溝を1種類の絶
縁物で埋め込んで形成されていることを特徴とする請求
項1に記載の半導体記憶装置。 - 【請求項5】前記電極は電荷蓄積層であるとともに、 該電荷蓄積層の側面に、ONO膜を介して制御ゲート電
極が形成されていることを特徴とする請求項1に記載の
半導体記憶装置。 - 【請求項6】半導体基板表面に、熱酸化膜、所定の材料
からなる第1のマスク層、該第1のマスク層に対して選
択的に除去することが可能な他の材料からなる第2のマ
スク層を順次形成する第1の工程と、 素子形成領域以外の前記熱酸化膜、前記第1のマスク膜
および前記第2のマスク層を除去する第2の工程と、 前記素子形成領域上に残った第2のマスク層をマスクと
し、前記第2の工程によって露出された半導体基板表面
をエッチングして溝を形成する第3の工程と、 この溝の内壁に該溝を埋め尽くさない程度に第1絶縁膜
を形成する第4の工程と、 前記第1の絶縁膜に対して選択的に除去することが可能
な第2の絶縁膜を、前記溝に形成された第1の絶縁膜上
から前記第2のマスク層上に形成された第1の絶縁膜の
上方まで堆積する第5の工程と、 前記第2のマスク層および前記第1の絶縁膜を、前記第
1のマスク層の上端部が露出するまで除去する第6の工
程と、 前記溝から突出した第1の絶縁膜および第2の絶縁膜の
部分を残すように、前記第1のマスク層を選択的に除去
する第7の工程と、 前記第1の絶縁膜を、第2の絶縁膜はエッチングされな
い条件で、前記溝の上端面まで選択的に除去する第8の
工程と、 電極形成のための伝導性膜を成膜する第9の工程と、 前記伝導性膜を、前記第2の絶縁膜の上端面が露出する
まで除去する第10の工程とを備えたことを特徴とする
半導体記憶装置の製造方法。 - 【請求項7】半導体基板表面に、熱酸化膜、所定の材料
からなるマスク層を順次形成する第1の工程と、 素子形成領域以外の前記熱酸化膜および前記マスク層を
除去する第2の工程と、 前記素子形成領域上に残ったマスク層をマスクとし、前
記第2の工程によって露出した半導体基板表面をエッチ
ングして溝を形成する第3の工程と、 絶縁膜を前記溝の底部から前記マスク層の上端面まで堆
積する第4の工程と、 前記溝から突出した部分の絶縁膜を残すように、前記マ
スク層を選択的に除去する第5の工程と、 電極形成のための伝導性膜を成膜する第6の工程と、 前記伝導性膜を、前記絶縁膜の上端面が露出するまで除
去する第7の工程とを備えたことを特徴とする半導体記
憶装置の製造方法。
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