JP3180714B2 - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はフローティングゲー
トを備える不揮発性メモリセルを有する半導体装置およ
びその製造方法に関する。
トを備える不揮発性メモリセルを有する半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置のうち、電気的に書
き込み、消去動作が可能で、一括消去動作を行うフラッ
シュメモリのメモリセルの一例を図６に示す。同図
（ａ）はその平面図、同図（ｂ）および図６（ｃ）はそ
のＥＥ線、ＦＦ線に沿う断面図である。１ビットのメモ
リセルは、Ｐ型シリコン基板１０１の表面に設けられた
１つのＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ
型ソース領域１０８と、Ｎ型ドレイン領域１０７と、積
層されたトンネル酸化膜１０３、フローティングゲート
電極１０４、電極間絶縁膜１０５およびコントロールゲ
ート電極１０６とから構成されている。前記Ｎ型ソース
領域１０８およびＮ型ドレイン領域１０７は、それぞれ
コントロールゲート電極１０６に自己整合的に前記Ｐ型
シリコン基板１０１表面の素子形成領域に設けられてい
る。この素子形成領域は、図６（ａ）の縦方向および横
方向に直行する２つの方向にそれぞれ所要の間隔を有し
て設けられた格子状の領域からなり、この素子形成領域
に囲まれた素子分離領域にはフィールド酸化膜１０２が
設けられている。そして、前記コントロールゲート電極
１０６はワード線となり、同一のワード線に属するメモ
リセルのＮ型ソース領域１０８は共通になっている。な
お、隣接する２つのＮ型ソース領域１０８の間には２つ
のコントロールゲート電極１０６が設けられ、これら２
つのコントロール電極１０８の間にはＮ型ドレイン領域
１０７が設けられていることで、２つのＮ型ソース領域
１０８の間には、１つのＮ型ドレイン領域１０７を共有
した２つのメモリセルが縦方向に隣接配置される。ま
た、それぞれのＮ型ドレイン領域１０７に接続されるそ
れぞれのディジット線（ビット線）は、前記ワード線に
直交するように設けられている。
き込み、消去動作が可能で、一括消去動作を行うフラッ
シュメモリのメモリセルの一例を図６に示す。同図
（ａ）はその平面図、同図（ｂ）および図６（ｃ）はそ
のＥＥ線、ＦＦ線に沿う断面図である。１ビットのメモ
リセルは、Ｐ型シリコン基板１０１の表面に設けられた
１つのＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ
型ソース領域１０８と、Ｎ型ドレイン領域１０７と、積
層されたトンネル酸化膜１０３、フローティングゲート
電極１０４、電極間絶縁膜１０５およびコントロールゲ
ート電極１０６とから構成されている。前記Ｎ型ソース
領域１０８およびＮ型ドレイン領域１０７は、それぞれ
コントロールゲート電極１０６に自己整合的に前記Ｐ型
シリコン基板１０１表面の素子形成領域に設けられてい
る。この素子形成領域は、図６（ａ）の縦方向および横
方向に直行する２つの方向にそれぞれ所要の間隔を有し
て設けられた格子状の領域からなり、この素子形成領域
に囲まれた素子分離領域にはフィールド酸化膜１０２が
設けられている。そして、前記コントロールゲート電極
１０６はワード線となり、同一のワード線に属するメモ
リセルのＮ型ソース領域１０８は共通になっている。な
お、隣接する２つのＮ型ソース領域１０８の間には２つ
のコントロールゲート電極１０６が設けられ、これら２
つのコントロール電極１０８の間にはＮ型ドレイン領域
１０７が設けられていることで、２つのＮ型ソース領域
１０８の間には、１つのＮ型ドレイン領域１０７を共有
した２つのメモリセルが縦方向に隣接配置される。ま
た、それぞれのＮ型ドレイン領域１０７に接続されるそ
れぞれのディジット線（ビット線）は、前記ワード線に
直交するように設けられている。
【０００３】メモリセルへの書き込みは、そのメモリセ
ルのコントロールゲート電極１０６に電源電圧、例えば
５Ｖより充分に高い電圧、例えば１２Ｖを印加し、ディ
ジット線を介してそのメモリセルのＮ型ドレイン領域１
０７に電源電圧より幾分高い電圧、例えば７Ｖを印加
し、Ｐ型シリコン基板１０１およびＮ型ソース領域１０
８を接地した状態で、１ビット毎に行う。このとき、Ｎ
型ドレイン領域１０７側からホットキャリアとして発生
したうちの電子がフローティングゲート電極１０４に注
入され、書き込み前に電源電圧より低い正の値、例えば
２ＶであったメモリセルのＶＴＭ（見掛け上の閾値）が
電源電圧の値より高い値、例えば７Ｖ（この値は、容量
分割比により決定される範囲内において、上記バイアス
条件と消去時間とから定まる）になる。
ルのコントロールゲート電極１０６に電源電圧、例えば
５Ｖより充分に高い電圧、例えば１２Ｖを印加し、ディ
ジット線を介してそのメモリセルのＮ型ドレイン領域１
０７に電源電圧より幾分高い電圧、例えば７Ｖを印加
し、Ｐ型シリコン基板１０１およびＮ型ソース領域１０
８を接地した状態で、１ビット毎に行う。このとき、Ｎ
型ドレイン領域１０７側からホットキャリアとして発生
したうちの電子がフローティングゲート電極１０４に注
入され、書き込み前に電源電圧より低い正の値、例えば
２ＶであったメモリセルのＶＴＭ（見掛け上の閾値）が
電源電圧の値より高い値、例えば７Ｖ（この値は、容量
分割比により決定される範囲内において、上記バイアス
条件と消去時間とから定まる）になる。
【０００４】フラッシュメモリ装置における消去動作
は、例えば５１２ｋビット毎に行われる。図６に示した
メモリセルでは、フローティングゲート電極１０４に蓄
積された電子を、トンネル酸化膜１０３を介してソース
領域１０８へＦＮトンネル電流として流すことにより消
去が行われる。この方法をソース消去と呼ぶ。これは、
コントロールゲート電極１０６とＰ型シリコン基板１０
１を接地電位とし、ソース領域１０８に電源電圧より充
分に高いバイアス、例えば９Ｖを印加して行われ、ＶＴ
Ｍが電源電圧より低い正の値（書き込み前のＶＴＭと等
しくなるようにバイアスおよび消去時間の設定を行う）
になる。またこの消去動作は、コントロールゲート電極
１０６に負電圧、例えば−５Ｖを印加し、ソース領域１
０８に正電圧、例えば＋５Ｖ、Ｐ型シリコン基板１０１
に接地電位を印加することでも行われる。この方法をソ
ース・ゲート消去と称する。
は、例えば５１２ｋビット毎に行われる。図６に示した
メモリセルでは、フローティングゲート電極１０４に蓄
積された電子を、トンネル酸化膜１０３を介してソース
領域１０８へＦＮトンネル電流として流すことにより消
去が行われる。この方法をソース消去と呼ぶ。これは、
コントロールゲート電極１０６とＰ型シリコン基板１０
１を接地電位とし、ソース領域１０８に電源電圧より充
分に高いバイアス、例えば９Ｖを印加して行われ、ＶＴ
Ｍが電源電圧より低い正の値（書き込み前のＶＴＭと等
しくなるようにバイアスおよび消去時間の設定を行う）
になる。またこの消去動作は、コントロールゲート電極
１０６に負電圧、例えば−５Ｖを印加し、ソース領域１
０８に正電圧、例えば＋５Ｖ、Ｐ型シリコン基板１０１
に接地電位を印加することでも行われる。この方法をソ
ース・ゲート消去と称する。
【０００５】ところで、フラッシュメモリは、上述した
ように、デバイス動作中のドレイン電極に、例えば７Ｖ
のような高電圧が印加される。上述のレイアウト構成に
よってセルアレイを形成すると、隣り合うセル同士のド
レインは、１つの素子分離領域によって隔てられてい
る。素子分離酸化膜形成時には、充分な膜厚の酸化膜を
成長させるが、製造プロセスの途中段階において、コン
トロールゲート電極、電極間絶縁膜、フローティングゲ
ート電極の連続エッチング工程により、膜厚が減少して
しまい、隣り合うドレイン間の分離が充分でなくなって
しまう。また、素子分離酸化膜、フローティングゲート
電極の段差上にコントロールゲート電極となる膜を成膜
するために、コントロールゲート電極形成のためのリソ
グラフイには、深い焦点深度が要求される。現状の０．
８μｍ程度のリソグラフイ技術では、線幅が場所によっ
て変動する程度であるが、更に微細なセルを形成する際
には、コントロールゲート電極同士を分離することが不
可能になる。
ように、デバイス動作中のドレイン電極に、例えば７Ｖ
のような高電圧が印加される。上述のレイアウト構成に
よってセルアレイを形成すると、隣り合うセル同士のド
レインは、１つの素子分離領域によって隔てられてい
る。素子分離酸化膜形成時には、充分な膜厚の酸化膜を
成長させるが、製造プロセスの途中段階において、コン
トロールゲート電極、電極間絶縁膜、フローティングゲ
ート電極の連続エッチング工程により、膜厚が減少して
しまい、隣り合うドレイン間の分離が充分でなくなって
しまう。また、素子分離酸化膜、フローティングゲート
電極の段差上にコントロールゲート電極となる膜を成膜
するために、コントロールゲート電極形成のためのリソ
グラフイには、深い焦点深度が要求される。現状の０．
８μｍ程度のリソグラフイ技術では、線幅が場所によっ
て変動する程度であるが、更に微細なセルを形成する際
には、コントロールゲート電極同士を分離することが不
可能になる。
【０００６】図６に示したメモリセルの製造方法を同図
のＥＥ線に沿う断面図である図７を参照して説明する。
なおこのメモリセルからなるフラッシュメモリ装置の電
源電圧は５Ｖであるとする。まず、図７（ａ）のよう
に、（１００）の面方位を有し、２×１０17ｃｍ-3程度
の表面不純物濃度を有するＰ型シリコン基板１０１表面
の第１の方向（横方向）に所要の間隔を有し、第２の方
向（縦方向）に延ばして配置された縞状の素子分離領域
に、膜厚０．６μｍのＬＯＣＯＳ型のフィールド酸化膜
１０２が形成される。また、素子分離領域の間の素子形
成領域に、熱酸化により膜厚１１ｎｍ程度のトンネル酸
化膜１０３が形成される。この素子分離領域の第１の方
向の幅は、０．８μｍである。続いて、ＣＶＤ法により
１５０ｎｍの膜厚で、ポリシリコン膜２０３を成長させ
る。成長させたポリシリコン膜に対して、３０ｋｅＶの
エネルギ、５×１０14ｃｍ-3の密度でリンのイオン注入
を行い、Ｎ型ポリシリコン膜２０４を形成する。
のＥＥ線に沿う断面図である図７を参照して説明する。
なおこのメモリセルからなるフラッシュメモリ装置の電
源電圧は５Ｖであるとする。まず、図７（ａ）のよう
に、（１００）の面方位を有し、２×１０17ｃｍ-3程度
の表面不純物濃度を有するＰ型シリコン基板１０１表面
の第１の方向（横方向）に所要の間隔を有し、第２の方
向（縦方向）に延ばして配置された縞状の素子分離領域
に、膜厚０．６μｍのＬＯＣＯＳ型のフィールド酸化膜
１０２が形成される。また、素子分離領域の間の素子形
成領域に、熱酸化により膜厚１１ｎｍ程度のトンネル酸
化膜１０３が形成される。この素子分離領域の第１の方
向の幅は、０．８μｍである。続いて、ＣＶＤ法により
１５０ｎｍの膜厚で、ポリシリコン膜２０３を成長させ
る。成長させたポリシリコン膜に対して、３０ｋｅＶの
エネルギ、５×１０14ｃｍ-3の密度でリンのイオン注入
を行い、Ｎ型ポリシリコン膜２０４を形成する。
【０００７】次に、図７（ｂ）のように、フォトレジス
ト膜パターン（図示せず）をマスクにして異方性エッチ
ングを行い、素子領域全面を覆い、素子分離領域との重
なりが０．２μｍとなるような、第１の方向（横方向）
に延在する縞状の形状にＮ型ポリシリコン膜２０４を残
す。次に、高温気相成長法（ＨＴＯ）による膜厚８ｎｍ
程度の酸化シリコン膜、減圧気相成長法（ＬＰＣＶＤ）
による膜厚９ｎｍ程度の窒化シリコン膜およびＨＴＯに
よる膜厚７ｎｍ程度の酸化シリコン膜が積層された電極
間絶縁膜１０５を形成する。最上層は、ＨＴＯの代わり
にＬＰＣＶＤ窒化シリコン膜を熱酸化した膜でもよい。
その上に、図７（ｃ）のように、膜厚１５０ｎｍ軽度の
ポリシリコン膜を成長させた後、リン拡散を行って低抵
抗化し、その表面にタングステンシリサイドをスパッタ
して、ポリシリコン／シリサイド積層膜２０６を形成す
る。しかる後、フォトレジスト膜パターン（図示せず）
をマスクにして、ポリシリコン／シリサイド積層膜２０
６、電極間絶縁膜１０５、Ｎ型ポリシリコン膜２０４を
順次異方性エッチングして、コントロールゲート電極１
０６を形成する。このコントロールゲート電極１０６の
ゲート長およびゲート幅はそれぞれ０．８μｍおよび
０．８μｍである。
ト膜パターン（図示せず）をマスクにして異方性エッチ
ングを行い、素子領域全面を覆い、素子分離領域との重
なりが０．２μｍとなるような、第１の方向（横方向）
に延在する縞状の形状にＮ型ポリシリコン膜２０４を残
す。次に、高温気相成長法（ＨＴＯ）による膜厚８ｎｍ
程度の酸化シリコン膜、減圧気相成長法（ＬＰＣＶＤ）
による膜厚９ｎｍ程度の窒化シリコン膜およびＨＴＯに
よる膜厚７ｎｍ程度の酸化シリコン膜が積層された電極
間絶縁膜１０５を形成する。最上層は、ＨＴＯの代わり
にＬＰＣＶＤ窒化シリコン膜を熱酸化した膜でもよい。
その上に、図７（ｃ）のように、膜厚１５０ｎｍ軽度の
ポリシリコン膜を成長させた後、リン拡散を行って低抵
抗化し、その表面にタングステンシリサイドをスパッタ
して、ポリシリコン／シリサイド積層膜２０６を形成す
る。しかる後、フォトレジスト膜パターン（図示せず）
をマスクにして、ポリシリコン／シリサイド積層膜２０
６、電極間絶縁膜１０５、Ｎ型ポリシリコン膜２０４を
順次異方性エッチングして、コントロールゲート電極１
０６を形成する。このコントロールゲート電極１０６の
ゲート長およびゲート幅はそれぞれ０．８μｍおよび
０．８μｍである。
【０００８】その後、Ｏ2 プラズマによるアッシング等
により、フォトレジスト膜を除去し、露出した部分のト
ンネル酸化膜１０３をエッチングした後、コントロール
ゲート電極１０５、フローティングゲート電極１０４の
側面に１０〜２０ｎｍの酸化シリコン膜（図示せず）が
熱酸化により形成される。続いて、隣接する２つの素子
形成領域の第２の方向に平行な部分の間に設けられた２
つのコントロールゲート電極１０６に挟まれた素子形成
領域を被う状態にフォトレジスト膜パターン（図示せ
ず）が形成され、このフォトレジスト膜パターンをマス
クにして、露出したフィールド酸化膜１０２をエッチン
グし、さらにリン及びヒ素のイオン注入を行う。このフ
ォトレジスト膜パターンを除去した後、熱処理を行って
ソース領域１０８を形成する。Ｎ型ソース領域１０８の
接合の深さは、０．４μｍ弱であり、Ｎ型ソース領域１
０８とフローティングゲート電極１０４とのオーバーラ
ップ（Ｎ型ソース領域１０８の横方向の接合の深さ）は
０．２５μｍ程度である。前工程とは逆の領域を被うよ
うなフォトレジスト膜パターン（図示せず）を形成し
て、ヒ素のイオン注入を行う。さらにこのフォトレジス
ト膜パターンを除去して、熱処理を行いドレイン領域１
０７を形成する。Ｎ型ドレイン領域１０７の接合探さ
は、０．１５μｍ程度であり、Ｎ型ドレイン領域１０７
とフローティングゲート電極１０４とのオーバーラップ
は０．１μｍ軽度である。（図示は省略するが）さら
に、層間絶縁膜の形成、ドレイン領域に達するビット線
コンタクト１０９の形成、ディジット線の形成などが行
われ、前記した不揮発性メモリセルが作成される。
により、フォトレジスト膜を除去し、露出した部分のト
ンネル酸化膜１０３をエッチングした後、コントロール
ゲート電極１０５、フローティングゲート電極１０４の
側面に１０〜２０ｎｍの酸化シリコン膜（図示せず）が
熱酸化により形成される。続いて、隣接する２つの素子
形成領域の第２の方向に平行な部分の間に設けられた２
つのコントロールゲート電極１０６に挟まれた素子形成
領域を被う状態にフォトレジスト膜パターン（図示せ
ず）が形成され、このフォトレジスト膜パターンをマス
クにして、露出したフィールド酸化膜１０２をエッチン
グし、さらにリン及びヒ素のイオン注入を行う。このフ
ォトレジスト膜パターンを除去した後、熱処理を行って
ソース領域１０８を形成する。Ｎ型ソース領域１０８の
接合の深さは、０．４μｍ弱であり、Ｎ型ソース領域１
０８とフローティングゲート電極１０４とのオーバーラ
ップ（Ｎ型ソース領域１０８の横方向の接合の深さ）は
０．２５μｍ程度である。前工程とは逆の領域を被うよ
うなフォトレジスト膜パターン（図示せず）を形成し
て、ヒ素のイオン注入を行う。さらにこのフォトレジス
ト膜パターンを除去して、熱処理を行いドレイン領域１
０７を形成する。Ｎ型ドレイン領域１０７の接合探さ
は、０．１５μｍ程度であり、Ｎ型ドレイン領域１０７
とフローティングゲート電極１０４とのオーバーラップ
は０．１μｍ軽度である。（図示は省略するが）さら
に、層間絶縁膜の形成、ドレイン領域に達するビット線
コンタクト１０９の形成、ディジット線の形成などが行
われ、前記した不揮発性メモリセルが作成される。
【０００９】
【発明が解決しようとする課題】この従来の製造方法で
は、前記した図７（ｃ）の工程においてポリシリコン／
シリサイド積層膜２０６、電極間絶縁膜１０５、Ｎ型ポ
リシリコン膜２０４を順次異方性エッチングして、コン
トロールゲート電極１０６を形成する連続エッチング工
程により、図６（ｃ）に示したように、ドレイン領域１
０７を分離するフイールド酸化膜１０２は表面が過度に
エッチングされて凹型になる。この連続エツチングの工
程の中でも、電極間絶縁膜１０５のエッチングは、電極
間絶縁膜１０５の膜厚分のエッチングではなく、フロー
ティングゲート電極１０４の側壁部分を除去するため
に、フローティングゲート電極１０４の膜厚分のエッチ
ングを行う必要があり、その時に露出しているフィール
ド酸化膜１０２をエッチングしてしまう。酸化直後に
は、０．６μｍ程度あったフィールド酸化膜は、このた
めに、中央部で０．４μｍ程度まで膜厚が減少してい
る。したがって、メモリセルが微細化され、素子分離幅
が狭くなり、フィールド酸化膜厚を薄膜化する場合に
は、連続エツチ後に残ったフィールド酸化膜厚が更に薄
くなり、ドレイン形成のためのイオン注入時に、フィー
ルド酸化膜の下部にまでＮ型不純物が注入されてしま
い、ドレイン間分離が不可能になる。
は、前記した図７（ｃ）の工程においてポリシリコン／
シリサイド積層膜２０６、電極間絶縁膜１０５、Ｎ型ポ
リシリコン膜２０４を順次異方性エッチングして、コン
トロールゲート電極１０６を形成する連続エッチング工
程により、図６（ｃ）に示したように、ドレイン領域１
０７を分離するフイールド酸化膜１０２は表面が過度に
エッチングされて凹型になる。この連続エツチングの工
程の中でも、電極間絶縁膜１０５のエッチングは、電極
間絶縁膜１０５の膜厚分のエッチングではなく、フロー
ティングゲート電極１０４の側壁部分を除去するため
に、フローティングゲート電極１０４の膜厚分のエッチ
ングを行う必要があり、その時に露出しているフィール
ド酸化膜１０２をエッチングしてしまう。酸化直後に
は、０．６μｍ程度あったフィールド酸化膜は、このた
めに、中央部で０．４μｍ程度まで膜厚が減少してい
る。したがって、メモリセルが微細化され、素子分離幅
が狭くなり、フィールド酸化膜厚を薄膜化する場合に
は、連続エツチ後に残ったフィールド酸化膜厚が更に薄
くなり、ドレイン形成のためのイオン注入時に、フィー
ルド酸化膜の下部にまでＮ型不純物が注入されてしま
い、ドレイン間分離が不可能になる。
【００１０】また、図６（ｂ）に示したように、コント
ロールゲート電極１０６は、フィールド酸化膜１０２か
らなる素子分離の段差、フローティングゲート電極１０
４の膜厚分の段差を乗り越えて成膜されている。したが
って、コントロールゲート電極１０６を形成するための
リソグラフイを行う時には、０．６μｍ程度の焦点深度
が必要となる。０．８μｍ程度の線幅であれば、問題は
無いが、セル面積が縮小され、ゲート長が短くなった場
合には、焦点深度が確保できず、コントロールゲート電
極が形成できないという問題がある。
ロールゲート電極１０６は、フィールド酸化膜１０２か
らなる素子分離の段差、フローティングゲート電極１０
４の膜厚分の段差を乗り越えて成膜されている。したが
って、コントロールゲート電極１０６を形成するための
リソグラフイを行う時には、０．６μｍ程度の焦点深度
が必要となる。０．８μｍ程度の線幅であれば、問題は
無いが、セル面積が縮小され、ゲート長が短くなった場
合には、焦点深度が確保できず、コントロールゲート電
極が形成できないという問題がある。
【００１１】本発明は、メモリセルのフローティング電
極に使用されるポリシリコンを素子分離酸化膜と同じ高
さにまで平坦化し、電極間絶縁膜エッチングの時間を短
縮することにより、上に述べたような従来例の問題点で
ある素子分離絶縁膜の膜厚減少を抑制すること、コント
ロールゲート電極の下地の段差を軽減することが可能な
不揮発性メモリとその製造方法を提供することを目的と
する。
極に使用されるポリシリコンを素子分離酸化膜と同じ高
さにまで平坦化し、電極間絶縁膜エッチングの時間を短
縮することにより、上に述べたような従来例の問題点で
ある素子分離絶縁膜の膜厚減少を抑制すること、コント
ロールゲート電極の下地の段差を軽減することが可能な
不揮発性メモリとその製造方法を提供することを目的と
する。
【００１２】
【００１３】
【課題を解決するための手段】 本発明は、 本発明の製造
方法は、半導体基板表面のメモリセルのドレイン領域を
分離する領域にフイールド絶縁膜を形成する工程と、前
記半導体基板表面のメモリセルとなる領域にトンネル絶
縁膜を形成する工程と、全面に導電膜を形成する工程
と、この導電膜を前記フイールド絶縁膜の表面と同じ高
さになるまで研磨してフローティングゲート電極を形成
する工程と、その上に電極間絶縁膜、コントロールゲー
ト電極を順次形成する工程と、前記コントロールゲート
電極をパターニングする工程と、前記フィールド絶縁膜
の膜厚減少を抑制しながらドレイン領域の前記電極間絶
縁膜を除去する工程とを含むことを特徴とする。ここ
で、前記研磨工程を選択研磨法により、あるいは、等速
エツチバック法によりフイールド絶縁膜の表面と同じ高
さになるまでエツチバックする方法が採用可能である。
方法は、半導体基板表面のメモリセルのドレイン領域を
分離する領域にフイールド絶縁膜を形成する工程と、前
記半導体基板表面のメモリセルとなる領域にトンネル絶
縁膜を形成する工程と、全面に導電膜を形成する工程
と、この導電膜を前記フイールド絶縁膜の表面と同じ高
さになるまで研磨してフローティングゲート電極を形成
する工程と、その上に電極間絶縁膜、コントロールゲー
ト電極を順次形成する工程と、前記コントロールゲート
電極をパターニングする工程と、前記フィールド絶縁膜
の膜厚減少を抑制しながらドレイン領域の前記電極間絶
縁膜を除去する工程とを含むことを特徴とする。ここ
で、前記研磨工程を選択研磨法により、あるいは、等速
エツチバック法によりフイールド絶縁膜の表面と同じ高
さになるまでエツチバックする方法が採用可能である。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のフラッシュメモリの
メモリセルを示しており、同図（ａ）は平面図、同図
（ｂ），（ｃ）は同図（ａ）のＡＡ線、ＢＢ線に沿う断
面図である。１ビットのメモリセルは、（１００）の面
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１の表面に設けられた１つのＥＥＰＲＯ
Ｍからなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１０
８と、Ｎ型ドレイン領域１０７と、積層されてスタック
ト構造とされたたトンネル酸化膜１０３、フローティン
グゲート電極１０４、電極間絶縁膜１０５およびコント
ロールゲート電極１０６とから構成されている。フィー
ルド酸化膜１０２の膜厚は、０．６μｍである。トンネ
ル酸化膜１０３は熱酸化により形成され、その膜厚は１
１ｎｍ程度である。
参照して説明する。図１は本発明のフラッシュメモリの
メモリセルを示しており、同図（ａ）は平面図、同図
（ｂ），（ｃ）は同図（ａ）のＡＡ線、ＢＢ線に沿う断
面図である。１ビットのメモリセルは、（１００）の面
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１の表面に設けられた１つのＥＥＰＲＯ
Ｍからなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１０
８と、Ｎ型ドレイン領域１０７と、積層されてスタック
ト構造とされたたトンネル酸化膜１０３、フローティン
グゲート電極１０４、電極間絶縁膜１０５およびコント
ロールゲート電極１０６とから構成されている。フィー
ルド酸化膜１０２の膜厚は、０．６μｍである。トンネ
ル酸化膜１０３は熱酸化により形成され、その膜厚は１
１ｎｍ程度である。
【００１５】前記フローティングゲート電極１０４は膜
厚１５０ｎｍ程度のポリシリコンにリンをドーピングし
て形成され、不純物濃度は、１×１０20ｃｍ-3程度以下
にする。ドーピング方法は、リンの熱拡散法、リンのイ
オン注入法のいずれを用いてもよい。イオン注入法を用
いる場合は、１５０ｎｍのポリシリコンに対して５×１
０14ｃｍ-2程度の注入密度で行う。この時の注入エネル
ギは、３０ｋｅＶとした。ＰＯＣｌ3 を用いたリンの熱
拡散を用いる場合には、８５０℃以下の温度で、１０分
以下の時間で拡散させる。時間制御の困難さを考慮する
と、低温化するほうが制御性がよい。但し、イオン注入
法の方が、制御性の点からも容易に上記条件を実現でき
る。このような条件で、製造したフローティングゲート
電極１０４は、ポリシリコングレインの直径が５０ｎｍ
以下になっている。
厚１５０ｎｍ程度のポリシリコンにリンをドーピングし
て形成され、不純物濃度は、１×１０20ｃｍ-3程度以下
にする。ドーピング方法は、リンの熱拡散法、リンのイ
オン注入法のいずれを用いてもよい。イオン注入法を用
いる場合は、１５０ｎｍのポリシリコンに対して５×１
０14ｃｍ-2程度の注入密度で行う。この時の注入エネル
ギは、３０ｋｅＶとした。ＰＯＣｌ3 を用いたリンの熱
拡散を用いる場合には、８５０℃以下の温度で、１０分
以下の時間で拡散させる。時間制御の困難さを考慮する
と、低温化するほうが制御性がよい。但し、イオン注入
法の方が、制御性の点からも容易に上記条件を実現でき
る。このような条件で、製造したフローティングゲート
電極１０４は、ポリシリコングレインの直径が５０ｎｍ
以下になっている。
【００１６】前記フローティングゲート電極１０４は、
前記トンネル酸化膜１０３上に延在されているが、その
端部は前記フィールド酸化膜１０２のバーズビーク上に
のみ延在している。このため、フローティングゲート電
極１０４の最も高い表面高さとフィールド酸化膜１０２
の表面高さは略等しくされており、この結果図１（ａ）
のＡＡ線に沿った領域の表面は凹凸のない平坦面に形成
される。前記電極間絶縁膜１０５は、高温気相成長法
（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜、減
圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒
化シリコン膜およびＨＴＯによる膜厚７ｎｍ程度の酸化
シリコン膜が積層された３層絶縁膜である。したがっ
て、この電極間絶縁膜１０５は平坦に形成されている。
さらに、最上層は、ＨＴＯの代わりにＬＰＣＶＤ窒化シ
リコン膜を熱酸化した膜でもよい。このメモリセルにお
けるコントロールゲート電極１０６のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ型ポリシリコン膜と膜厚２００
ｎｍ程度のタングステンシリサイド膜とを積層して形成
している。
前記トンネル酸化膜１０３上に延在されているが、その
端部は前記フィールド酸化膜１０２のバーズビーク上に
のみ延在している。このため、フローティングゲート電
極１０４の最も高い表面高さとフィールド酸化膜１０２
の表面高さは略等しくされており、この結果図１（ａ）
のＡＡ線に沿った領域の表面は凹凸のない平坦面に形成
される。前記電極間絶縁膜１０５は、高温気相成長法
（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜、減
圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の窒
化シリコン膜およびＨＴＯによる膜厚７ｎｍ程度の酸化
シリコン膜が積層された３層絶縁膜である。したがっ
て、この電極間絶縁膜１０５は平坦に形成されている。
さらに、最上層は、ＨＴＯの代わりにＬＰＣＶＤ窒化シ
リコン膜を熱酸化した膜でもよい。このメモリセルにお
けるコントロールゲート電極１０６のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ型ポリシリコン膜と膜厚２００
ｎｍ程度のタングステンシリサイド膜とを積層して形成
している。
【００１７】また、前記Ｎ型ソース領域１０８およびＮ
型ドレイン領域１０７は、それぞれコントロールゲート
電極１０６に自己整合的に、Ｐ型シリコン基板１０１表
面の素子形成領域に設けられている。この素子形成領域
は、図１（ａ）の縦方向および横方向に直行する２つの
方向にそれぞれ所要の間隔を有して設けられた格子状の
領域からなり、この素子形成領域に囲まれた素子分離領
域にはフィールド酸化膜１０２が設けられている。Ｎ型
ソース領域１０８の接合の深さは、０．４μｍ弱であ
り、Ｎ型ソース領域１０８とフロ←ティングゲート寧極
１０４とのオーバーラップ（Ｎ型ソース領域１０８の横
方向の接合の探さ）は０．２５μｍ程度である。Ｎ型ド
レイン領域１０７の接合探さは、０．１５μｍ程度であ
り、Ｎ型ドレイン領域１０７とフローティングゲート電
極１０４とのオーバーラップは０．１μｍ程度である。
型ドレイン領域１０７は、それぞれコントロールゲート
電極１０６に自己整合的に、Ｐ型シリコン基板１０１表
面の素子形成領域に設けられている。この素子形成領域
は、図１（ａ）の縦方向および横方向に直行する２つの
方向にそれぞれ所要の間隔を有して設けられた格子状の
領域からなり、この素子形成領域に囲まれた素子分離領
域にはフィールド酸化膜１０２が設けられている。Ｎ型
ソース領域１０８の接合の深さは、０．４μｍ弱であ
り、Ｎ型ソース領域１０８とフロ←ティングゲート寧極
１０４とのオーバーラップ（Ｎ型ソース領域１０８の横
方向の接合の探さ）は０．２５μｍ程度である。Ｎ型ド
レイン領域１０７の接合探さは、０．１５μｍ程度であ
り、Ｎ型ドレイン領域１０７とフローティングゲート電
極１０４とのオーバーラップは０．１μｍ程度である。
【００１８】コントロールゲート電極１０６はワード線
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には２つのコントロールゲート電
極１０６が設けられ、これら２つのコントロール電極１
０８の間にはＮ型ドレイン領域１０７が設けられてい
る。２つのＮ型ソース領域１０８の間に設けられた縦方
向に隣接する２つのメモリセルは、１つのＮ型ドレイン
領域１０７を共有している。図示は省略するが、それぞ
れのＮ型ドレイン領域１０７に接続されるそれぞれのデ
ィジット線（ビット線）は、ワード線に直交するように
設けられている。
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には２つのコントロールゲート電
極１０６が設けられ、これら２つのコントロール電極１
０８の間にはＮ型ドレイン領域１０７が設けられてい
る。２つのＮ型ソース領域１０８の間に設けられた縦方
向に隣接する２つのメモリセルは、１つのＮ型ドレイン
領域１０７を共有している。図示は省略するが、それぞ
れのＮ型ドレイン領域１０７に接続されるそれぞれのデ
ィジット線（ビット線）は、ワード線に直交するように
設けられている。
【００１９】以上の構成の不揮発性メモリの製造方法を
図２ないし図４を参照して説明する。なお、図２は図１
（ａ）のＡＡ線での断面図、図３は同じくＣＣ線での断
面図、図４は同じくＤＤ線での断面図である。先ず、図
２ないし図４の各図（ａ）において、（１００）の面方
位を有し、２×１０17ｃｍ-3程度の表面不純物濃度を有
するＰ型シリコン基板１０１表面の第１の方向（横方
向）に所要の間隔を有し、第２の方向（縦方向）に延ば
して配置された縞状の素子分離領域に、膜厚０．６μｍ
のＬＯＣＯＳ型のフィールド酸化膜１０２が形成され
る。素子分離領域の間の素子形成領域に、熱酸化により
膜厚１１ｎｍ程度のトンネル酸化膜１０３が形成され
る。この素子分離領域の第１の方向の幅は、０．８μｍ
である。続いて、ＣＶＤ法により１５０ｎｍの膜厚で、
ポリシリコン膜２０３を成長させる。成長させたポリシ
リコン膜に対して、３０ｋｅＶのエネルギ、５×１０14
ｃｍ-3の濃度でリンのイオン注入を行い、Ｎ型ポリシリ
コン膜２０４を形成する。
図２ないし図４を参照して説明する。なお、図２は図１
（ａ）のＡＡ線での断面図、図３は同じくＣＣ線での断
面図、図４は同じくＤＤ線での断面図である。先ず、図
２ないし図４の各図（ａ）において、（１００）の面方
位を有し、２×１０17ｃｍ-3程度の表面不純物濃度を有
するＰ型シリコン基板１０１表面の第１の方向（横方
向）に所要の間隔を有し、第２の方向（縦方向）に延ば
して配置された縞状の素子分離領域に、膜厚０．６μｍ
のＬＯＣＯＳ型のフィールド酸化膜１０２が形成され
る。素子分離領域の間の素子形成領域に、熱酸化により
膜厚１１ｎｍ程度のトンネル酸化膜１０３が形成され
る。この素子分離領域の第１の方向の幅は、０．８μｍ
である。続いて、ＣＶＤ法により１５０ｎｍの膜厚で、
ポリシリコン膜２０３を成長させる。成長させたポリシ
リコン膜に対して、３０ｋｅＶのエネルギ、５×１０14
ｃｍ-3の濃度でリンのイオン注入を行い、Ｎ型ポリシリ
コン膜２０４を形成する。
【００２０】次に、前記Ｎ型ポリシリコン膜２０４に対
して表面からの研磨を行い、各図（ｂ）のように、フィ
ールド酸化膜１０２上のＮ型ポリシリコン膜２０４を除
去し、図１の第２の方向（縦方向）に延在する縞状の形
状にＮ型ポリシリコン膜２０４を残す。この研磨によ
り、Ｎ型ポリシリコン膜２０４の端部はフィールド酸化
膜１０２のバーズビーク上にのみ残されることになり、
その結果として、フィールド酸化膜１０２の表面とＮ型
ポリシリコン膜２０４の最も高い表面は同一平面高さと
なる。
して表面からの研磨を行い、各図（ｂ）のように、フィ
ールド酸化膜１０２上のＮ型ポリシリコン膜２０４を除
去し、図１の第２の方向（縦方向）に延在する縞状の形
状にＮ型ポリシリコン膜２０４を残す。この研磨によ
り、Ｎ型ポリシリコン膜２０４の端部はフィールド酸化
膜１０２のバーズビーク上にのみ残されることになり、
その結果として、フィールド酸化膜１０２の表面とＮ型
ポリシリコン膜２０４の最も高い表面は同一平面高さと
なる。
【００２１】さらに、各図（ｃ）のように、高温気相成
長法（ＨＴＯ）による膜厚８ｎｍ程度の酸化シリコン
膜、減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程
度の窒化シリコン膜およびＬＰＣＶＤ窒化シリコン膜を
熱酸化した酸化シリコン膜が積層された電極間絶縁膜１
０５を形成する。膜厚１５０ｎｍ程度のポリシリコン膜
を成長させた後、リン拡散を行って低抵抗化し、その表
面にタングステンシリサイドをスパッタして、ポリシリ
コン／シリサイド積層膜２０６を形成する。
長法（ＨＴＯ）による膜厚８ｎｍ程度の酸化シリコン
膜、減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程
度の窒化シリコン膜およびＬＰＣＶＤ窒化シリコン膜を
熱酸化した酸化シリコン膜が積層された電極間絶縁膜１
０５を形成する。膜厚１５０ｎｍ程度のポリシリコン膜
を成長させた後、リン拡散を行って低抵抗化し、その表
面にタングステンシリサイドをスパッタして、ポリシリ
コン／シリサイド積層膜２０６を形成する。
【００２２】次に、各図（ｄ）のように、フォトレジス
ト膜パターン（図示せず）をマスクにして、ポリシリコ
ン／シリサイド積層膜２０６、電極間絶縁膜１０５、Ｎ
型ポリシリコン膜２０４を順次異方性エッチングして、
コントロールゲート電極１０６を形成する。なお、コン
トロールゲート電極１０６を構成する導電体膜は、膜厚
も含めてポリシリコン／シリサイド膜に限定されるもの
ではない。
ト膜パターン（図示せず）をマスクにして、ポリシリコ
ン／シリサイド積層膜２０６、電極間絶縁膜１０５、Ｎ
型ポリシリコン膜２０４を順次異方性エッチングして、
コントロールゲート電極１０６を形成する。なお、コン
トロールゲート電極１０６を構成する導電体膜は、膜厚
も含めてポリシリコン／シリサイド膜に限定されるもの
ではない。
【００２３】次いで、Ｏ2 プラズマによるアッシング等
により、フォトレジスト膜を除去し、露出した部分のト
ンネル酸化膜１０３をエッチングした後、コントロール
ゲート電極１０６、フローティングゲート電極１０４の
側面に１０〜２０ｎｍの酸化シリコン膜（図示せず）が
熱酸化により形成される。続いて、各図（ｅ）のよう
に、隣接する２つの素子形成領域の第１の方向に平行な
部分の間に設けられた２つのコントロールゲート電極１
０６に挟まれた素子形成領域を覆う姿態を有するフォト
レジスト膜パターン（図示せず）が形成され、このフォ
トレジスト膜パターンをマスクにして、露出したフイー
ルド酸化膜１０２をエッチングし、さらにリン及びヒ素
のイオン注入を行う。このフォトレジスト膜パターンを
除去した後、熱処理を行ってソース領域１０８を形成す
る。前工程とは逆の領域を覆うようなフォトレジスト膜
パターン（図示せず）を形成して、ヒ素のイオン注入を
行う。さらにこのフォトレジスト膜パターンを除去し
て、熱処理を行いドレイン領域１０７を形成する。次い
で、図示は省略するが、層間絶縁膜の形成、ドレイン領
域に達するビット線コンタクト１０９の形成、ディジッ
ト線の形成などが行われ、本実施例による不揮発性メモ
リセルが作成される。
により、フォトレジスト膜を除去し、露出した部分のト
ンネル酸化膜１０３をエッチングした後、コントロール
ゲート電極１０６、フローティングゲート電極１０４の
側面に１０〜２０ｎｍの酸化シリコン膜（図示せず）が
熱酸化により形成される。続いて、各図（ｅ）のよう
に、隣接する２つの素子形成領域の第１の方向に平行な
部分の間に設けられた２つのコントロールゲート電極１
０６に挟まれた素子形成領域を覆う姿態を有するフォト
レジスト膜パターン（図示せず）が形成され、このフォ
トレジスト膜パターンをマスクにして、露出したフイー
ルド酸化膜１０２をエッチングし、さらにリン及びヒ素
のイオン注入を行う。このフォトレジスト膜パターンを
除去した後、熱処理を行ってソース領域１０８を形成す
る。前工程とは逆の領域を覆うようなフォトレジスト膜
パターン（図示せず）を形成して、ヒ素のイオン注入を
行う。さらにこのフォトレジスト膜パターンを除去し
て、熱処理を行いドレイン領域１０７を形成する。次い
で、図示は省略するが、層間絶縁膜の形成、ドレイン領
域に達するビット線コンタクト１０９の形成、ディジッ
ト線の形成などが行われ、本実施例による不揮発性メモ
リセルが作成される。
【００２４】したがって、この製造方法からわかるよう
に、フィールド酸化膜１０２上には、コントロールゲー
ト電極１０６となるＮ型ポリシリコン膜２０４の膜厚に
よる段差が生じてはいない。したがって、その上に形成
されたポリシリコン／シリサイド積層膜２０６と電極間
絶縁膜１０５を連続してエッチングする際に、特に電極
間絶縁膜１０５のエッチング時には電極間絶縁膜１０５
のみをエッチングすればよく、従来のような下側のコン
トロールゲート電極１０６の段差の側壁部分をエッチン
グする必要がない。したがって、このエッチング時にフ
ィールド酸化膜１０２の表面がエッチングされることが
防止され、従来のような表面に凹部が生じることはな
い。これにより、フィールド酸化膜１０２の表面凹部が
原因とされているドレイン間分離が不可能になるという
問題や、必要とされる焦点深度が確保できずにコントロ
ールゲート電極が形成できないという問題が解消され
る。
に、フィールド酸化膜１０２上には、コントロールゲー
ト電極１０６となるＮ型ポリシリコン膜２０４の膜厚に
よる段差が生じてはいない。したがって、その上に形成
されたポリシリコン／シリサイド積層膜２０６と電極間
絶縁膜１０５を連続してエッチングする際に、特に電極
間絶縁膜１０５のエッチング時には電極間絶縁膜１０５
のみをエッチングすればよく、従来のような下側のコン
トロールゲート電極１０６の段差の側壁部分をエッチン
グする必要がない。したがって、このエッチング時にフ
ィールド酸化膜１０２の表面がエッチングされることが
防止され、従来のような表面に凹部が生じることはな
い。これにより、フィールド酸化膜１０２の表面凹部が
原因とされているドレイン間分離が不可能になるという
問題や、必要とされる焦点深度が確保できずにコントロ
ールゲート電極が形成できないという問題が解消され
る。
【００２５】図５は不揮発性メモリセル製造方法の第２
の実施形態を示す図であり、前記実施形態の図２に対応
する断面図である。この実施形態では、図５（ａ）のよ
うに、Ｐ型シリコン基板１０１上にトンネル酸化膜１０
２を形成した後、Ｎ型ポリシリコン膜２０４を推積させ
る。その後、リンのイオン注入を第１の実施例と同様の
条件で行う。次いで、図５（ｂ）のように、十分に厚く
フォトレジスト膜２１０を塗布した後、図５（ｃ）のよ
うにフォトレジスト膜２１０とＮ型シリコン膜２０４の
エッチング速度が同じになるような条件でエッチングす
ることにより平坦化し、Ｎ型ポリシリコン膜２０４を素
子分離絶縁膜と同じ高さにする。しかる後、図５（ｄ）
のように、残ったフォトレジスト膜２１０をＯ2 プラズ
マによるアッシング等により除去する。以後の製造方法
は、前記実施形態と同様である。
の実施形態を示す図であり、前記実施形態の図２に対応
する断面図である。この実施形態では、図５（ａ）のよ
うに、Ｐ型シリコン基板１０１上にトンネル酸化膜１０
２を形成した後、Ｎ型ポリシリコン膜２０４を推積させ
る。その後、リンのイオン注入を第１の実施例と同様の
条件で行う。次いで、図５（ｂ）のように、十分に厚く
フォトレジスト膜２１０を塗布した後、図５（ｃ）のよ
うにフォトレジスト膜２１０とＮ型シリコン膜２０４の
エッチング速度が同じになるような条件でエッチングす
ることにより平坦化し、Ｎ型ポリシリコン膜２０４を素
子分離絶縁膜と同じ高さにする。しかる後、図５（ｄ）
のように、残ったフォトレジスト膜２１０をＯ2 プラズ
マによるアッシング等により除去する。以後の製造方法
は、前記実施形態と同様である。
【００２６】
【発明の効果】以上説明したように本発明によれば、フ
ローティングゲート電極の表面とフィールド酸化膜の表
面の高さが同一になっていることにより、フィールド絶
縁膜の上に形成される電極間絶縁膜が平坦化され、コン
トロールゲート電極をエッチングして形成する際のフィ
ールド酸化膜の膜厚減少が抑制され、素子分離酸化膜
（フィールド絶縁膜）が薄膜化されても、各メモリセル
のドレイン同士の分離ができるようになる。また、コン
トロールゲート電極の下地の段差が軽減されるために、
リソグラフイーを行う際の焦点深度を浅くすることが可
能になり、微細なセル面積を製造することができる。
ローティングゲート電極の表面とフィールド酸化膜の表
面の高さが同一になっていることにより、フィールド絶
縁膜の上に形成される電極間絶縁膜が平坦化され、コン
トロールゲート電極をエッチングして形成する際のフィ
ールド酸化膜の膜厚減少が抑制され、素子分離酸化膜
（フィールド絶縁膜）が薄膜化されても、各メモリセル
のドレイン同士の分離ができるようになる。また、コン
トロールゲート電極の下地の段差が軽減されるために、
リソグラフイーを行う際の焦点深度を浅くすることが可
能になり、微細なセル面積を製造することができる。
。
【図１】本発明による不揮発性メモリの第１の実施形態
の平面図およびそのＡＡ線、ＢＢＢ線に沿う断面図であ
る。
の平面図およびそのＡＡ線、ＢＢＢ線に沿う断面図であ
る。
【図２】本発明の第１の実施形態の製造方法を工程順に
説明するための、図１のＡＡ線に沿う断面図である。
説明するための、図１のＡＡ線に沿う断面図である。
【図３】本発明の第１の実施形態の製造方法を工程順に
説明するための、図１のＣＣ線に沿う断面図である。
説明するための、図１のＣＣ線に沿う断面図である。
【図４】本発明の第１の実施形態の製造方法を工程順に
説明するための、図１のＤＤ線に沿う断面図である。
説明するための、図１のＤＤ線に沿う断面図である。
【図５】本発明の他の製造方法を工程順に説明するため
の図１のＡＡ線に沿う断面図である。
の図１のＡＡ線に沿う断面図である。
【図６】従来の不揮発性メモリセルの平面図およびその
ＥＥ線、ＦＦ線に沿う断面図である。
ＥＥ線、ＦＦ線に沿う断面図である。
【図７】従来の製造方法を工程順に示説明するための図
６のＥＥ線に沿う断面図である。
６のＥＥ線に沿う断面図である。
１０１ Ｐ型シリコン基板 １０２ フィールド酸化膜 １０３ トンネル酸化膜 １０４ フローティングゲート電極 １０５ 電極間絶縁膜 １０６ コントロールゲート電極 １０７ ドレイン領域 １０８ ソース領域 １０９ ビット線コンタクト ２０４ Ｎ型ポリシリコン膜 ２０６ ポリシリコン／シリサイド積層膜 ２１０ フォトレジスト膜
フロントページの続き (56)参考文献 特開 平６−37325（ＪＰ，Ａ) 特開 平５−55597（ＪＰ，Ａ) 特開 昭62−63476（ＪＰ，Ａ) 特開 昭60−154672（ＪＰ，Ａ) 特開 平10−27857（ＪＰ，Ａ) 特開 平10−200002（ＪＰ，Ａ) 特開 平８−191134（ＪＰ，Ａ) 特開 平８−125186（ＪＰ，Ａ) 特開 平７−245350（ＪＰ，Ａ) 特開 平６−291328（ＪＰ，Ａ) 特開 平５−21807（ＪＰ，Ａ) 特開 平４−335578（ＪＰ，Ａ) 特開 昭61−24283（ＪＰ，Ａ) 特許2867935（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 半導体基板表面のメモリセルのドレイン
領域を分離する領域にフイールド絶縁膜を形成する工程
と、前記半導体基板表面のメモリセルとなる領域にトン
ネル絶縁膜を形成する工程と、全面に導電膜を形成する
工程と、この導電膜を前記フイールド絶縁膜の表面と同
じ高さになるまで研磨してフローティングゲート電極を
形成する工程と、その上に平坦な電極間絶縁膜、および
コントロールゲート電極を順次形成する工程と、前記コ
ントロールゲート電極をパターニングする工程と、前記
フィールド絶縁膜の膜厚減少を抑制しながらドレイン領
域の前記電極間絶縁膜を除去する工程とを含むことを特
徴とする不揮発性メモリの製造方法。 - 【請求項２】 前記研磨工程を選択研磨法によって行う
請求項２記載の不揮発性メモリの製造方法。 - 【請求項３】 前記導電膜を等速エツチバック法により
フイールド絶縁膜の表面と同じ高さになるまでエツチバ
ックする請求項２記載の不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864297A JP3180714B2 (ja) | 1997-04-25 | 1997-04-25 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864297A JP3180714B2 (ja) | 1997-04-25 | 1997-04-25 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303322A JPH10303322A (ja) | 1998-11-13 |
| JP3180714B2 true JP3180714B2 (ja) | 2001-06-25 |
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ID=14489983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864297A Expired - Fee Related JP3180714B2 (ja) | 1997-04-25 | 1997-04-25 | 不揮発性メモリの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3180714B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019355B2 (en) | 2003-09-30 | 2006-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
-
1997
- 1997-04-25 JP JP10864297A patent/JP3180714B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019355B2 (en) | 2003-09-30 | 2006-03-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
| US7393747B2 (en) | 2003-09-30 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and a fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303322A (ja) | 1998-11-13 |
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