JP2001168217A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 フローティングゲート及びコントロールゲー
トを有し、ソース／ドレイン領域が非対称である半導体
記憶装置におけるフローティングゲート間に配置される
ビット線抵抗の増大を避け、かつ、ビット線幅を縮小す
ることができる半導体記憶装置及びその製造方法を提供
する。 【解決手段】 半導体基板１上に絶縁膜２を介してフロ
ーティングゲート３を形成し、該フローティングゲート
の側壁に絶縁膜によるサイドウォールスペーサ８を形成
し、該サイドウォールスペーサをマスクとして用いて半
導体基板を掘り下げて溝９を形成し、得られた半導体基
板に対して斜めイオン注入により、溝の一方の側壁から
底面にかけて低濃度不純物層１０を形成するとともに、
逆斜めイオン注入により、溝の他方の側壁から底面にか
けて高濃度不純物層１１を形成することからなる半導体
記憶装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法及び半導体記憶装置に関し、より詳細には、フ
ローティングゲート及びコントロールゲートを有し、ソ
ース／ドレイン領域が非対称である半導体記憶装置の製
造方法及び半導体記憶装置に関する。

【０００２】

【従来の技術】ソース／ドレイン領域が非対称である半
導体記憶装置の製造方法は、例えば、特開平４−１３７
５５８号公報において提案されている。以下に、この方
法における半導体記憶装置の製造方法を説明する。な
お、図１６（ａ）〜図１７（ｇ）は、図１５（ａ）にお
けるＸ−Ｘ’線断面図であり、図１６（ａ’）〜図１７
（ｇ’）は、図１５（ａ）におけるＹ−Ｙ’ 線断面図
である。

【０００３】まず、図１６（ａ）及び（ａ’）に示した
ように、Ｐ型半導体基板２１の活性領域上に、熱酸化法
により膜厚１０ｎｍ程度のシリコン酸化膜からなるトン
ネル酸化膜２２、膜厚１００ｎｍ程度のフローティング
ゲート材料となる燐ドープ多結晶シリコン膜３、膜厚１
００ｎｍのシリコン窒化膜４を順次堆積し、フォトリソ
グラフィ技術により、パターニングされたレジストＲ２
１（図１５（ｂ）参照）をマスクとして用いて、反応性
イオンエッチングによりシリコン窒化膜４、多結晶シリ
コン膜３、トンネル酸化膜２を順次エッチングしてフロ
ーティングゲートの加工を行う。

【０００４】次いで、図１６（ｂ）及び（ｂ’）に示し
たように、レジストＲ２１を除去した後、フローティン
グゲートをマスクとして用いて、例えば、砒素を、基板
の法線に対して０°（以下「０°」と記す）、５〜４０
ＫｅＶの注入エネルギー、５×１０¹²〜５×１０¹³／ｃ
ｍ²のドーズでイオン注入して低濃度不純物層２５を形
成する。その後、図１６（ｃ）及び（ｃ’）に示したよ
うに、フォトリソグラフィ技術により、低濃度不純物層
２５をレジストＲ２４（図１５（ｂ）参照）で覆った
後、砒素を０°、５〜４０ＫｅＶ、１×１０¹⁵〜１×１
０¹⁶／ｃｍ²でイオン注入して高濃度不純物層２６を形
成する。

【０００５】レジストＲ２４を除去した後、図１６
（ｄ）及び（ｄ’）に示したように、ＣＶＤ（化学気相
成長）法により絶縁膜となるシリコン酸化膜を１５０ｎ
ｍ程度堆積し、反応性イオンエッチングによりシリコン
酸化膜をエッチバックして、フローティングゲート側壁
にサイドウォールスペーサ２８を形成する。このとき低
濃度不純物層２５側のサイドウォールスペーサ２８直下
には高濃度不純物層２６が存在しないようにサイドウォ
ールスペーサ２８の幅が規定される。続いて、図１６
（ｅ）及び（ｅ’）に示したように、サイドウォールス
ペーサ２８をマスクとして用いて、例えば、砒素を０
°、５〜４０ｋｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²
でイオン注入して高濃度不純物層２９を形成する。

【０００６】この後、熱処理によって不純物を活性化
し、ＣＶＤ法により、絶縁膜となるシリコン酸化膜を４
００ｎｍ〜６００ｎｍ程度堆積し、ＣＭＰ法（化学的機
械的研磨法）によってフローティングゲート間スペース
部にシリコン酸化膜３０を埋め込む。次いで、シリコン
窒化膜２４を熱リン酸にて除去する。続いて、図１７
（ｆ）及び（ｆ’）に示したように、ゲートカップリン
グ比を上げるために、燐ドープ多結晶シリコン膜３１を
１００ｎｍ堆積する。

【０００７】次いで、図１７（ｇ）及び（ｇ’）に示し
たように、フォトリソグラフィ技術により、パターニン
グされたレジストＲ２２（図１５（ｂ）参照）をマスク
として用いて、反応性イオンエッチングにより多結晶シ
リコン膜３１の加工を行い、スタックドフローティング
ゲートを多結晶シリコン膜２３上に形成する。レジスト
Ｒ２２を除去した後、熱酸化法により、スタックドフロ
ーティングゲート表面に６ｎｍのシリコン酸化膜と、Ｃ
ＶＤ法により８ｎｍのシリコン窒化膜と、さらに６ｎｍ
のシリコン酸化膜とを順次堆積することにより、フロー
ティングゲートとコントロールゲートとの間の誘電膜と
なるＯＮＯ膜３２（シリコン酸化膜／シリコン窒化膜／
シリコン酸化膜）を形成する。次に、コントロールゲー
ト材料となるポリサイド膜（燐が不純物としてドープさ
れた多結晶シリコン膜１００ｎｍとタングステンシリサ
イド膜１００ｎｍ）を２００ｎｍ程度堆積し、フォトリ
ソグラフィ技術により、パターニングされたレジストＲ
２３（図１５（ｂ）参照）をマスクとして用いて、反応
性イオンエッチングにより、ポリサイド膜、ＯＮＯ膜３
２及び多結晶シリコン膜３１、多結晶シリコン膜２３を
順次エッチングして、コントロールゲート３３及びフロ
ーティングゲート３４を形成する。レジストＲ３を除去
した後、コントロールゲート３３をマスクとして用い
て、例えば、硼素を０°、１０〜４０ｋｅＶ、５×１０
¹²〜５×１０¹³／ｃｍ²でイオン注入し、メモリ素子分
離用の不純物層３５を形成する。

【０００８】その後、公知の技術により、層間絶縁膜を
形成し、コンタクトホール及びメタル配線を形成する。
このようにして、形成されたソース／ドレイン非対称半
導体記憶装置の等価回路図を図１８に示す。

【０００９】図１８において、Tr.00〜Tr.32はフローテ
ィングゲートを有するメモリセルであり、WL０〜３はメ
モリセルのコントロールゲートと接続されたワード線、
BL０〜３はメモリセルのドレイン／ソース共通拡散配線
層と接続されたビット線である。ワード線WL０はTr.0
0、Tr.01、Tr.02のコントロールゲートと、ワード線WL
１はTr.10、Tr.11、Tr.12のコントロールゲート（以下
省略）とにそれぞれ接続されている。また、ビット線Ｂ
Ｌ１はTr.01、Tr.11、Tr.21、Tr.31のドレイン又はTr.0
0、Tr.10、Tr.20、Tr.30のソースに接続されており、ビ
ット線ＢＬ２はTr.02、Tr.12、Tr.22、Tr.32のドレイン
又はTr.01、Tr.11、Tr.21、Tr.31のソースに接続されて
いる。また、図１８におけるTr.11を選択した時の読み
出し、書き込み及び消去の動作電圧を表１に示す。さら
に、図１９はTr.11を選択して読み出す状態、図２０はT
r.11を選択して書き込む状態、図２１はTr.11を含むワ
ード線ＷＬ１に接続されたTr.10 〜12を消去する状態を
示す。

【００１０】

【表１】

【００１１】メモリセルの書き込みの定義を、例えば、
Vth＜２Ｖ、消去の定義を、例えば、Vth＞４Ｖとする。
読み出し方法を図１９及び表１に基づいて説明する。コ
ントロールゲートに３Ｖを印加し、基板とドレインとを
接地し、ソースに１Ｖを印加することで、ソース／ドレ
イン間に電流ｉが流れる否かを検出することにより、メ
モリセルの情報を読み出すことができる。

【００１２】書き込み方法を図２０及び表１に基づいて
説明する。Tr.11の書き込みには、表１に示すように、
コントロールゲートに−１２Ｖ印加、基板を接地し、ド
レインに４Ｖ印加することでドレインとフローティング
ゲートのオーバーラップ領域の薄い酸化膜に流れるＦＮ
トンネル電流を用いて、フローティングゲートから電子
を引き抜くことにより行うことができる。このとき、正
の電圧が印加されたドレインと共通のTr.10のソースに
も４Ｖの電圧が印加されるが、不純物濃度が薄いために
基板側に空乏層が広がり、実際にソースとフローティン
グゲートのオーバーラップ領域の薄い酸化膜に加わる電
界はＦＮトンネル電流が発生するのに不充分となり、そ
の結果、選択的にドレイン側（高濃度不純物層側）とオ
ーバーラップしているフローティングゲートを有するメ
モリセルにのみ書き込みが行われる。

【００１３】消去方法を図２１及び表１に基づいて説明
する。Tr.11の消去には、コントロールゲートに１２Ｖ
印加し、ソース／ドレイン及び基板に−８Ｖ印加するこ
とで、チャネル全体に流れるＦＮトンネル電流を用いて
フローティングゲートへ電子を注入することにより行う
ことができる。この際、Tr.11とワード線ＷＬ１を介し
て接続されたTr.10〜Tr.12のコントロールゲートとソー
ス／ドレイン／基板との間の印加電圧状態は同じであ
り、選択されたワードラインに接続されたメモリセルは
同時に消去される。

【００１４】

【発明が解決しようとする課題】上記の半導体記憶装置
において、微細化のためにフローティングゲート３４間
の幅を縮小する場合、単純に低濃度不純物層２５の幅を
小さくすると、高濃度不純物層２９からの不純物拡散に
より、低濃度であるべきソース領域とフローティングゲ
ート３４とのオーバーラップ領域の不純物濃度が上昇す
る。これにより、隣接する非選択セルへの誤書き込みが
行われる。したがって、低濃度不純物層２５と高濃度不
純物層２６との非対称性を確保し、隣接する非選択セル
への誤書き込みを防ぐには、サイドウォールスペーサの
幅が１５０ｎｍ程度必要となる。

【００１５】また、ビット線は、配線抵抗を抑制するた
めに十分な不純物濃度と断面積とを必要とする。さら
に、ドレイン領域とフローティングゲート３４とのオー
バーラップ領域が書き込みに十分な不純物濃度を有する
必要があり、熱拡散によって不純物濃度が極端に低下し
ない不純物濃度と断面積とを必要とする。したがって、
高濃度不純物層の幅が３００ｎｍ程度必要である。

【００１６】しかも、低濃度不純物層２５側のサイドウ
ォールスペーサ直下には高濃度不純物層２６が広がらな
いようにフォトレジストＲ２４の位置を規定しつつ、高
濃度不純物層２６側のサイドウォールスペーサ直下には
高濃度不純物層２６を確実に配置させなければならな
い。したがって、フローティングゲートとフォトレジス
トＲ２４との重ね合わせ精度を厳密に考慮しなくてはい
けない。つまり、重ね合わせ精度を１５０ｎｍとした場
合、フローティングゲート３４間の幅は最低でも６００
ｎｍ程度必要となる。このようなことから、フローティ
ングゲート３４間の幅、つまりビット線の幅を縮小する
のは困難であり、半導体記憶装置のさらなる微細化には
種々の課題がある。

【００１７】本発明は、上記課題に鑑みなされたもので
あり、フローティングゲート及びコントロールゲートを
有し、ソース／ドレイン領域が非対称である半導体記憶
装置におけるフローティングゲート間に配置されるビッ
ト線抵抗の増大を避け、かつ、ビット線幅を縮小するこ
とができる半導体記憶装置の製造方法及び半導体記憶装
置を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明によれば、（ａ）
半導体基板上に絶縁膜を介してフローティングゲートを
形成し、（ｂ）該フローティングゲートの側壁に絶縁膜
によるサイドウォールスペーサを形成し、（ｃ）該サイ
ドウォールスペーサをマスクとして用いて半導体基板を
掘り下げて溝を形成し、（ｄ）得られた半導体基板に対
して斜めイオン注入により、溝の一方の側壁から底面に
かけて低濃度不純物層を形成するとともに、逆斜めイオ
ン注入により、溝の他方の側壁から底面にかけて高濃度
不純物層を形成することからなる半導体記憶装置の製造
方法が提供される。

【００１９】また、本発明によれば、（ａ）半導体基板
上に絶縁膜を介してフローティングゲートを形成し、
（ｘ）該フローティングゲートをマスクとして用いて、
イオン注入することにより前記半導体基板表面に低濃度
不純物層を形成するとともに、前記半導体基板表面に対
して斜めイオン注入することにより前記フローティング
ゲートの他方側にのみ高濃度不純物層を形成し、
（ｂ’）前記フローティングゲートの側壁に、該フロー
ティングゲートの一方側においてはその直下に前記低濃
度不純物層のみが配置するように、絶縁膜によるサイド
ウォールスペーサを形成し、（ｃ’）該サイドウォール
スペーサをマスクとして用いて、前記低濃度不純物層及
び高濃度不純物層の接合より深く半導体基板を掘り下げ
て溝を形成し、（ｄ’）該溝内にイオン注入することに
より、前記低濃度不純物と高濃度不純物とを電気的に接
続させることからなる半導体記憶装置の製造方法が提供
される。

【００２０】さらに、本発明によれば、（ａ）半導体基
板上に絶縁膜を介してフローティングゲートを形成し、
（ｗ）該フローティングゲートの側壁を酸化膜で被覆
し、（ｘ）該フローティングゲートをマスクとして用い
て、イオン注入することにより前記半導体基板表面に低
濃度不純物層を形成するとともに、前記半導体基板表面
に対して斜めイオン注入することにより前記フローティ
ングゲートの他方側にのみ高濃度不純物層を形成し、
（ｙ）熱処理することにより、前記低濃度不純物層及び
高濃度不純物層を前記フローティングゲート下にまで広
げ、（ｃ’）前記酸化膜をマスクとして用いて、前記低
濃度不純物層及び高濃度不純物層の接合より深く半導体
基板を掘り下げて溝を形成し、（ｄ’）該溝内にイオン
注入することにより、前記低濃度不純物と高濃度不純物
とを電気的に接続させることからなる半導体記憶装置の
製造方法が提供される。

【００２１】また、本発明によれば、低濃度不純物層及
び高濃度不純物層からなるソース／ドレイン領域が形成
された半導体基板と、該半導体基板上にトンネル酸化膜
を介して形成されたフローティングゲートと、該フロー
ティングゲート上に層間容量膜を介して形成されたコン
トロールゲートとからなる複数のメモリセルから構成さ
れ、前記低濃度不純物層が前記フローティングゲートの
一方に形成された溝の側壁に形成され、前記高濃度不純
物層が前記フローティングゲートの他方に形成された溝
の側壁に形成され、前記低濃度不純物層及び高濃度不純
物層は、互いに隣接するメモリセルの高濃度不純物層及
び低濃度不純物層と、前記溝の底面に形成された高濃度
不純物層を介してそれぞれ接続されてなる半導体装置が
提供される。

【００２２】

【発明の実施の形態】本発明の半導体記憶装置の製造方
法では、工程（ａ）において、まず、半導体基板上に絶
縁膜を介してフローティングゲートを形成する。ここで
使用される半導体基板は、通常半導体記憶装置に使用さ
れるものであれば特に限定されるものではなく、例え
ば、シリコン、ゲルマニウム等の元素半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げら
れる。なかでもシリコンが好ましい。また、半導体基板
は、あらかじめ抵抗値を所定の値に設定するために不純
物がドーピングされていることが好ましい。絶縁膜は、
通常、トンネル酸化膜として使用されるものが適当であ
り、公知の方法、例えば、熱酸化法、ＣＶＤ法等によっ
て、膜厚７〜１５ｎｍ程度のシリコン酸化膜で形成する
ことができる。

【００２３】フローティングゲートは、導電膜からな
り、例えば、ポリシリコン；銅、アルミニウム等の金
属；タングステン、タンタル、チタン等の高融点金属；
高融点金属とのシリサイド；ポリサイド等が挙げられる
が、なかでもＰ型又はＮ型の不純物がドープされたポリ
シリコンが好ましい。フローティングゲートは、スパッ
タ法、蒸着法、ＣＶＤ法等で、膜厚５０〜１５０ｎｍ程
度の導電膜を形成した後、公知のフォトリソグラフィ及
びエッチング工程により、所望の形状のレジストマスク
を利用して、パターニングすることにより形成すること
ができる。なお、ここで形成されるフローティングゲー
トは、最終的に半導体装置においてフローティングゲー
トとして機能する形状にパターニングされたものでもよ
いが、さらなるパターニングを必要とする予備的にパタ
ーニングされた形状であってもよい。

【００２４】工程（ｂ）において、フローティングゲー
トの側壁に絶縁膜によるサイドウォールスペーサを形成
する。サイドウォールスペーサは、シリコン酸化膜、シ
リコン窒化膜又はこれらの積層膜等の絶縁膜により形成
することができる。サイドウォールスペーサの形成方法
は、公知の方法、例えば、熱酸化法、ＣＶＤ法、プラズ
マＣＶＤ法、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）
法等により、２５〜７５ｎｍ程度の膜厚の絶縁膜を半導
体基板上全面に堆積し、エッチバックすることにより形
成することができる。これにより、半導体基板直上にお
いて、２５〜７５ｎｍ程度の幅のサイドウォールスペー
サを形成することができる。

【００２５】また、別のサイドウォールスペーサの形成
方法として、フローティングゲートが形成された半導体
基板を、例えば、酸素雰囲気下又は空気中で、８００〜
１０００℃程度の温度範囲で、１〜１００分間程度の熱
処理することにより形成することができる。熱処理によ
り形成される酸化膜の膜厚は、例えば２〜５０ｎｍ程度
が挙げられる。なお、熱処理によって、フローティング
ゲート側壁のみならず、露出している半導体基板表面に
おいても酸化膜が形成されることとなるため、熱処理が
終わった後に、半導体基板表面の酸化膜は、例えば、ド
ライエッチングにより除去することが好ましい。なお、
サイドウォールスペーサは、上記の双方の方法を行うこ
とにより、２層構造として形成してもよい。この場合、
熱酸化膜によるサイドウォールスペーサを1層目、絶縁
膜の形成によるサイドウォールスペーサを２層目とする
ことが好ましい。

【００２６】工程（ｃ）において、サイドウォールスペ
ーサをマスクとして用いて、半導体基板を掘り下げて溝
を形成する。溝を形成する方法としては、例えば、ＲＩ
Ｅ法等の等方性又は異方性ドライエッチング法等が挙げ
られる。ここでの溝の深さは、特に限定されるものでは
ないが、後工程において、溝の側壁に形成される低濃度
不純物層及び高濃度不純物層の位置及び幅等を考慮して
決定することが好ましい。具体的には、１００〜２００
ｎｍ程度が挙げられる。溝の大きさは特に限定されな
い。なお、溝は、半導体基板表面に対して垂直な側壁を
有するように掘り下げてもよいし、テーパーの側壁を有
するように掘り下げてもよい。

【００２７】工程（ｄ）において、得られた半導体基板
に対して斜めイオン注入により、溝の一方の側壁から底
面にかけて低濃度不純物層を形成する。斜めイオン注入
とは、半導体基板に対する法線方向から、例えば、５〜
３０°程度、好ましくは５〜１０°程度傾斜した方向か
らのイオン注入を意味する。これにより、先に形成され
たフローティングゲートとサイドウォールスペーサとを
マスクとして利用することができ、溝の一方の側壁から
底面にかけて、不純物を注入することができる。ここで
の不純物は、半導体基板にあらかじめドーピングされて
いる不純物とは異なる導電型の不純物であることが好ま
しい。イオン注入の条件は、得ようとする半導体装置の
性能、大きさ、フローティングゲート及びサイドウォー
ルスペーサの膜厚等により適宜調整することができ、例
えば、５〜１００ｋｅＶ程度の注入エネルギー、１×１
０¹⁴〜１×１０¹⁵／ｃｍ²程度のドーズが挙げられる。

【００２８】逆斜めイオン注入により、溝の他方の側壁
から底面にかけて高濃度不純物層を形成する。逆斜めイ
オン注入とは、半導体基板に対する法線方向から、例え
ば、−５〜−３０°程度、好ましくは−７〜−２５°程
度傾斜した方向からのイオン注入を意味する。これによ
り、先に形成されたフローティングゲートとサイドウォ
ールスペーサとをマスクとして利用することができ、溝
の他方の側壁から底面にかけて、不純物を注入すること
ができる。ここでの不純物は、半導体基板にあらかじめ
ドーピングされている不純物とは異なる導電型の不純物
であることが好ましい。イオン注入の条件は、得ようと
する半導体装置の性能、大きさ、フローティングゲート
及びサイドウォールスペーサの膜厚等により適宜調整す
ることができ、例えば、５〜１００ｋｅＶ程度の注入エ
ネルギー、５×１０¹⁵〜５×１０ ¹⁶／ｃｍ²程度のドー
ズが挙げられる。なお、斜めイオン注入及び逆斜めイオ
ン注入は、いずれを先に行ってもよい。これらのイオン
注入により、実質的に溝の一方の側壁には低濃度不純物
層、他方の側壁には高濃度不純物層を形成することがで
きるとともに、溝の底面には、より高濃度の不純物層を
形成することができる。

【００２９】また、これらの各イオン注入の後、双方の
イオン注入を行った後又は後述するように、後工程の適
当な時期に、不純物を活性化及び拡散させるための熱処
理を行うことが好ましい。熱処理は公知の方法において
公知の条件を選択して行うことができる。

【００３０】さらに、先の工程でサイドウォールスペー
サが２層構造で形成されている場合には、斜めイオン注
入と逆斜めイオン注入との間で、２層目のサイドウォー
ルスペーサを選択的に除去することが好ましい。この場
合、1層目と２層目とのサイドウォールスペーサの絶縁
膜材料の差に基づくエッチングレートの差を利用する方
法、例えば、ふっ酸、熱リン酸、硝酸、硫酸等を用いた
ウェットエッチング、ＲＩＥ法等のドライエッチング等
種々の方法により、２層目のみのサイドウォールスペー
サを選択的に除去することができる。なお、この場合に
は、まず、斜めイオン注入により低濃度不純物層を形成
した後、２層目サイドウォールスペーサを除去し、逆斜
めイオン注入により高濃度不純物層を形成することが好
ましい。また、上記した高濃度不純物層のためのイオン
注入の角度は、低濃度不純物層に不純物が注入されない
ような角度を選択することが必要である。

【００３１】また、本発明の別の半導体記憶装置の製造
方法では、工程（ａ）において、上記したのと同様にフ
ローティングゲートを形成した後、工程（ｘ）におい
て、フローティングゲートをマスクとして用いて、イオ
ン注入する。ここでのイオン注入は、半導体基板に対す
る法線方向から、例えば、０〜１０°程度傾斜した方向
からのイオン注入を意味する。これにより、少なくとも
フローティングゲートの一方の側に、あるいはフローテ
ィングゲート間の半導体基板表面全面に低濃度不純物層
を形成することができる。ここでの不純物は、半導体基
板にあらかじめドーピングされている不純物とは異なる
導電型の不純物であることが好ましい。イオン注入の条
件は、上記と同様に適宜調整することができ、例えば、
５〜１００ｋｅＶ程度の注入エネルギー、５×１０¹²〜
５×１０¹³／ｃｍ²程度のドーズが挙げられる。

【００３２】また、半導体基板表面に対して斜めイオン
注入する。ここでの斜めイオン注入は、半導体基板に対
する法線方向から、例えば、−１〜−３０°程度、好ま
しくは−７〜−２５°程度傾斜した方向からのイオン注
入を意味する。これにより、少なくともフローティング
ゲートの他方の側、つまり、低濃度不純物層が形成され
た側とは異なる側に、高濃度不純物層を形成することが
できる。ここでの不純物は、半導体基板にあらかじめド
ーピングされている不純物とは異なる導電型の不純物で
あることが好ましい。イオン注入の条件は、上記と同様
に適宜調整することができ、例えば、５〜１００ｋｅＶ
程度の注入エネルギー、１×１０¹⁵〜１×１０¹⁶／ｃｍ
²程度のドーズが挙げられる。

【００３３】これらのイオン注入は、いずれを先に行っ
てもよい。また、これらの各イオン注入の後、双方のイ
オン注入を行った後又は後述するように、後工程の適当
な時期に、不純物を活性化及び拡散させるための熱処理
を行うことが好ましい。熱処理は公知の方法において公
知の条件を選択して行うことができる。なお、工程
（ｘ）の前に、あらかじめ、フローティングゲートの側
壁を酸化膜で被覆してもよい。酸化膜で被覆する方法と
しては、上記した工程（ｂ）における別のサイドウォー
ルスペーサの形成方法が挙げられる。

【００３４】工程（ｂ’）において、フローティングゲ
ートの側壁にサイドウォールスペーサを形成する。ここ
でのサイドウォールスペーサは、フローティングゲート
の一方側においてはその直下に低濃度不純物層のみが配
置するように形成される以外、その材料、形成方法等は
工程（ｂ）と同様である。つまり、この工程では、サイ
ドウォールスペーサの半導体基板上での幅が、フローテ
ィングゲートの少なくとも一方側、好ましくは両側で低
濃度不純物層の幅よりも小さいことが必要である。具体
的には、サイドウォールスペーサの半導体基板上での幅
は、先の工程により形成された低濃度不純物層の幅等に
より適宜調整することができるが、２５〜７５ｎｍ程度
が適当である。

【００３５】工程（ｃ’）において、サイドウォールス
ペーサをマスクとして用いて、低濃度不純物層及び高濃
度不純物層の接合より深く半導体基板を掘り下げて溝を
形成する。ここでの溝は、先の工程で形成された低濃度
不純物層及び高濃度不純物層の接合深さよりも深く設定
する以外は、工程（ｃ）と同様に形成することができ
る。工程（ｘ）における注入エネルギー、ドーズ等によ
り低濃度不純物層及び高濃度不純物層を形成する場合に
は、その後の熱処理条件等によって適宜調整することが
できるが、例えば、１００〜２００ｎｍ程度が適当であ
る。

【００３６】工程（ｄ’）において、溝内にイオン注入
する。ここでのイオン注入は、溝底面に対する法線方向
から、例えば、０〜−１０°程度傾斜した方向からのイ
オン注入を意味する。これにより、溝底面から両側壁に
対して不純物層を形成することができ、先の工程で形成
された低濃度不純物と高濃度不純物とを電気的に接続さ
せることができる。ここでの不純物は、低濃度不純物層
及び高濃度不純物層の不純物と同じ導電型の不純物であ
ることが好ましい。イオン注入の条件は、上記と同様に
適宜調整することができ、例えば、５〜１００ｋｅＶ程
度の注入エネルギー、１×１０¹⁵〜５×１０¹⁶／ｃｍ²
程度のドーズが挙げられる。なお、工程（ｄ’）の前
に、あらかじめ、得られた溝の表面を酸化膜で被覆して
もよい。ここで酸化膜で被覆する方法としては、上記し
た工程（ｂ）における別のサイドウォールスペーサの形
成方法と実質的に同様の方法が挙げられる。

【００３７】さらに、本発明のさらに別の半導体記憶装
置の製造方法では、工程（ａ）において、上記したのと
同様にフローティングゲートを形成した後、工程（ｗ）
において、フローティングゲートの側壁を酸化膜で被覆
する。ここで酸化膜で被覆する方法としては、上記した
工程（ｂ）における別のサイドウォールスペーサの形成
方法と実質的に同様の方法が挙げられる。

【００３８】工程（ｘ）において、フローティングゲー
トをマスクとして用いて、イオン注入することにより半
導体基板表面に低濃度不純物層を形成するとともに、半
導体基板表面に対して斜めイオン注入することによりフ
ローティングゲートの他方側にのみ高濃度不純物層を形
成する。この工程は、上記の工程（ｘ）と同様に行うこ
とができる。

【００３９】工程（ｙ）において、得られた半導体基板
を熱処理する。これにより、低濃度不純物層及び高濃度
不純物層を前記フローティングゲート下にまで広げるこ
とができる。ここでの熱処理の条件は、特に、低濃度不
純物層側は書き込みに寄与しなくて、読み出し時に高抵
抗とならない程度の不純物濃度を確保できるように、公
知の方法にしたがって適宜選択することが好ましい。例
えば、窒素雰囲気下又は大気雰囲気下、８００〜１００
０℃程度の温度範囲、１〜１００分間程度が挙げられ
る。工程（ｃ’）及び工程（ｄ’）は、上記と同様に行
うことができる。

【００４０】本発明の半導体記憶装置の製造方法におい
ては、所望の工程前、中、後に、通常半導体装置を形成
するために行われる工程、例えば、熱処理、絶縁膜の形
成、導電膜の形成、フローティングゲート及び／又はコ
ントロールゲートのパターニング、層間絶縁膜の形成、
コンタクトホールの形成、配線層の形成、素子分離用の
イオン注入等の工程を適宜行うことができる。

【００４１】具体的には、各製造方法における全工程の
後、溝を含む半導体基板上に、絶縁膜を形成し、この絶
縁膜をフローティングゲート表面と面一になるように平
坦化することが好ましい。ここでの絶縁膜は、例えば、
シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等
が挙げられる。これらは、例えば、熱酸化法、ＣＶＤ
法、プラズマＣＶＤ法、ＨＤＰ−ＣＶＤ法等により、フ
ローティングゲートよりも厚い膜厚で、例えば、４００
〜６００ｎｍ程度の膜厚で形成することが好ましい。絶
縁膜をフローティングゲート表面と面一になるように平
坦化する方法としては、ドライエッチング又はウェット
エッチングによる全面エッチバックやＣＭＰ法等が挙げ
られる。

【００４２】また、得られた半導体基板上に、フローテ
ィングゲートとコントロールゲートとの間に位置し、層
間容量膜となる絶縁膜を形成する。層間容量膜として
は、例えば、シリコン酸化膜、シリコン窒化膜、これら
の積層膜等を、上述した方法と同様の方法で形成するこ
とができる。層間容量膜の膜厚は、１０〜３０ｎｍ程度
が適当である。なお、この絶縁膜を形成する前に、ゲー
トカップリング比を上げるために、フローティングゲー
ト上にさらに導電膜を形成し、所望の形状にパターニン
グして先に形成されたフローティングゲートと一体化し
て機能する上層フローティングゲートを形成してもよ
い。この際の上層フローティングゲートは、工程（ａ）
におけるフローティングゲートと実質的に同様の材料、
同様の方法により形成することができる。

【００４３】さらに、絶縁膜上に、コントロールゲート
となる導電膜を形成する。ここでの導電膜は、フローテ
ィングゲートと同様の方法で形成した、同様の材料の膜
を挙げることができる。なお、フローティングゲートと
コントロールゲートとは同種類の膜又は異なる種類の膜
のいずれでもよい。なかでも、高融点金属のポリサイド
膜が好ましい。コントロールゲートの膜厚は、特に限定
されるものではなく、例えば、１００〜３００ｎｍ程度
が挙げられる。

【００４４】その後、コントロールゲートとなる導電
膜、層間容量膜となる絶縁膜、任意に上層フローティン
グゲート、フローティングゲートを順次パターニングす
る。パターニングは、工程（ａ）のフローティングゲー
トの形成の際のパターニングと実質的に同様に行うこと
ができる。これにより、工程（ａ）で予備的にパターニ
ングされたフローティングゲート、層間容量膜及びコン
トロールゲートを自己整合的に形成することができる。

【００４５】本発明の半導体記憶装置の製造方法により
得られた半導体記憶装置は、実質的には、従来例で述べ
た動作原理にしたがって、同様に動作させることができ
る。以下に、本発明の半導体記憶装置の製造方法及びこ
の方法により形成された半導体記憶装置の実施の形態を
図面に基づいて説明する。

【００４６】実施の形態１ この実施の形態で形成する半導体記憶装置は、図１
（ａ）に示すように、下層フローティングゲートとその
上に積層された上層フローティングゲートとからなるフ
ローティングゲート１７と、フローティングゲート上に
形成されたコントロールゲート１５とを有する。つま
り、図３（ｇ）に示したように、Ｐ型半導体基板１の活
性領域上にトンネル酸化膜２を介してフローティングゲ
ート１７、ＯＮＯ膜１４、コントロールゲート１５が形
成されてなる。

【００４７】フローティングゲート１７間のＰ型半導体
基板１には溝９が形成されており、溝９の側壁及び底面
に非対称に不純物層が形成されている。不純物層は、一
方の溝９側壁であって、フローティングゲート１７とオ
ーバーラップする半導体基板１に配置する低濃度不純物
層１０と、他方の溝９側壁であって、フローティングゲ
ート１７とオーバーラップする半導体基板１及び溝底面
に配置する高濃度不純物層１１とである。低濃度不純物
層１０と高濃度不純物層１１との濃度差は二桁以上ある
ことが望ましい。また、溝の深さは溝底面に配置される
高濃度不純物層１１からの拡散によって低濃度不純物層
１０の濃度が影響を受けない程度とし、溝の周囲長は不
純物拡散配線層の配線抵抗が十分低抵抗（５０Ω／□程
度以下）となる程度（１００ｎｍ〜２００ｎｍ程度）で
ある。このような半導体装置は以下の製造方法により形
成することができる。なお、図２（ａ）〜図３（ｇ）
は、図１（ａ）におけるＸ−Ｘ’線断面図であり、図２
（ａ’）〜図３（ｇ’）は図１（ａ）におけるＹ−Ｙ’
線断面図である。

【００４８】まず、図２（ａ）及び（ａ’）に示したよ
うに、Ｐ型半導体基板１の活性領域上に、熱酸化法によ
り膜厚１０ｎｍ程度のシリコン酸化膜からなるトンネル
酸化膜２、膜厚１００ｎｍ程度のフローティングゲート
材料となる燐ドープ多結晶シリコン膜３、絶縁膜となる
膜厚１００ｎｍ程度のシリコン窒化膜４を堆積する。続
いて、フォトリソグラフィ技術により、パターニングさ
れたレジストＲ１（図１（ｂ）参照）をマスクとして用
いて、反応性イオンエッチングによりシリコン窒化膜
４、多結晶シリコン膜３、トンネル酸化膜２を順次エッ
チングしてフローティングゲートの加工を行う。

【００４９】次いで、図２（ｂ）及び（ｂ’）に示した
ように、レジストＲ１を除去した後、ＣＶＤ法により絶
縁膜となるシリコン酸化膜を２５ｎｍ〜７５ｎｍ程度堆
積し、反応性イオンエッチングによりシリコン酸化膜を
エッチバックして、フローティングゲート側壁にサイド
ウォールスペーサ８を形成する。

【００５０】続いて、図２（ｃ）及び（ｃ’）に示した
ように、サイドウォールスペーサ８をマスクとして用い
て、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下
げ、溝９を形成する。その後、図２（ｄ）及び（ｄ’）
に示したように、サイドウォールスペーサ８をマスクと
して用いて、例えば、砒素を＋５°、５〜４０ＫｅＶ、
１×１０¹⁴〜１×１０¹⁵／ｃｍ²でイオン注入し、半導
体基板１の溝９の一方の側壁から底面にわたる低濃度不
純物層１０を形成する。

【００５１】次いで、図２（ｅ）及び（ｅ’）に示した
ように、サイドウォールスペーサ８をマスクとして用い
て、例えば、砒素を−１０°、５〜４０ＫｅＶ、５×１
０¹⁵〜５×１０¹⁶／ｃｍ²でイオン注入し、半導体基板
１の溝９の他方の側壁から底面にわたる高濃度不純物層
１１を形成する。その後、熱処理によって不純物を活性
化し、図３（ｆ）及び（ｆ’）に示したように、ＨＤＰ
−ＣＶＤ法により、絶縁膜となるシリコン酸化膜を４０
０ｎｍ〜６００ｎｍ程度堆積し、ＣＭＰ法によって溝９
及びフローティングゲート間スペース部にシリコン酸化
膜１２の埋め込みを行う。続いて、シリコン窒化膜４を
熱リン酸にて除去する（この際、シリコン膜３とシリコ
ン酸化膜１２の上面は同一平面とする必要はない）。次
に、得られた半導体基板１上に、ゲートカップリング比
を上げるために、燐ドープ多結晶シリコン膜１３を１０
０ｎｍ程度堆積する。

【００５２】さらに、図３（ｇ）及び（ｇ’）に示した
ように、フォトリソグラフィ技術により、パターニング
されたレジストＲ２（図１（ｂ）参照）をマスクとして
用いて、反応性イオンエッチングにより多結晶シリコン
膜１３の加工を行い、スタックドフローティングゲート
を多結晶シリコン膜３上に形成する。レジストを除去し
た後、熱酸化法により、スタックドフローティングゲー
ト表面に６ｎｍのシリコン酸化膜と、ＣＶＤ法により８
ｎｍのシリコン窒化膜と、さらに６ｎｍのシリコン酸化
膜とを順次堆積することにより、フローティングゲート
６とコントロールゲートとの間の誘電膜となるＯＮＯ膜
１４（シリコン酸化膜／シリコン窒化膜／シリコン酸化
膜）を形成する。次に、コントロールゲート材料となる
ポリサイド膜（燐が不純物としてドープされた多結晶シ
リコン膜１００ｎｍとタングステンシリサイド膜１００
ｎｍ）を２００ｎｍ程度堆積し、フォトリソグラフィ技
術により、パターニングされたレジストＲ３（図１
（ｂ）参照）をマスクとして用いて、反応性イオンエッ
チングにより、ポリサイド膜、ＯＮＯ膜１４及び多結晶
シリコン膜１３、多結晶シリコン膜３を順次エッチング
して、コントロールゲート１５及びフローティングゲー
ト１７を形成する。レジストＲ３を除去した後、コント
ロールゲート１５をマスクとして用いて、例えば、硼素
を０°、１０〜４０ｋｅＶ、５×１０¹²〜５×１０¹³／
ｃｍ²でイオン注入し、メモリ素子分離用の不純物層１
６を形成する。その後、公知の技術により、層間絶縁膜
を形成し、コンタクトホール及びメタル配線を形成す
る。

【００５３】実施の形態２ 実施の形態１と同様に、Ｐ型半導体基板１の活性領域上
に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、
シリコン窒化膜４を堆積し、これらをパターニングして
フローティングゲートの加工を行う。次いで、図４
（ａ）及び（ａ’）に示したように、フローティングゲ
ートをマスクとして用いて、例えば、砒素を０°、５〜
４０ＫｅＶ、５×１０¹²〜５×１０¹³／ｃｍ²でイオン
注入し、低濃度不純物層１０を形成する。

【００５４】次いで、図４（ｂ）及び（ｂ’）に示した
ように、フローティングゲートをマスクとして用いて、
例えば、砒素を−７〜−２５°、５〜４０ＫｅＶ、１×
１０ ¹⁵〜１×１０¹⁶／ｃｍ²でイオン注入し、フローテ
ィングゲートの他方側にのみ高濃度不純物層１１ａを形
成する。その後、ＣＶＤ法により絶縁膜となるシリコン
酸化膜を２５ｎｍ〜７５ｎｍ程度堆積し、図４（ｃ）及
び（ｃ’）に示したように、反応性イオンエッチングに
よりシリコン酸化膜をエッチバックして、フローティン
グゲート側壁にサイドウォールスペーサ８を形成する。
このとき片側のサイドウォールスペーサ８直下には、高
濃度不純物層１１ａが存在しないようにサイドウォール
スペーサ８の幅を規定する。

【００５５】続いて、図４（ｄ）及び（ｄ’）に示した
ように、サイドウォールスペーサ８をマスクとして用い
て、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下
げ、溝９を形成する。このとき、低濃度不純物層１０と
高濃度不純物層１１ａとを分離するように溝９の深さを
規定する。その後、図４（ｅ）及び（ｅ’）に示したよ
うに、サイドウォル８をマスクとして用いて、例えば、
砒素を０°、５〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶
／ｃｍ²でイオン注入し、溝９の底面に高濃度不純物層
１１ｂを形成する。続いて、熱処理による不純物の拡散
及び活性化を行い、高濃度不純物層１１ａ、１１ｂを互
いに接続させて高濃度不純物層１１とするとともに、さ
らに低濃度不純物層１０と高濃度不純物層１１とをそれ
ぞれ電気的に接続させる。

【００５６】次いで、図５（ｆ）及び（ｆ’）に示した
ように、実施の形態１と同様に、溝９及びフローティン
グゲート間スペース部にシリコン酸化膜１２を埋め込
み、フローティングゲート及びシリコン酸化膜１２上に
燐ドープ多結晶シリコン膜１３を堆積する。次に、図５
（ｇ）及び（ｇ’）に示したように、実施の形態１と同
様に、スタックドフローティングゲートを多結晶シリコ
ン膜３上に形成し、ＯＮＯ膜１４、ポリサイド膜を形成
し、ポリサイド膜、ＯＮＯ膜１４及び多結晶シリコン膜
１３、多結晶シリコン膜３を順次エッチングして、コン
トロールゲート１５及びフローティングゲート１７を形
成し、さらに、メモリ素子分離用の不純物層１６を形成
する。その後、公知の技術により、層間絶縁膜を形成し
コンタクトホール及びメタル配線を形成する。

【００５７】実施の形態３ 実施の形態２における図４（ａ）及び（ａ’）〜図４
（ｄ）及び（ｄ’）と同様の方法で、Ｐ型半導体基板１
上に、フローティングゲート、サイドウォールスペーサ
８、低濃度不純物層１０及び高濃度不純物層１１ａを形
成するとともに、半導体基板１表面に溝９を形成する。
その後、図６（ａ）及び（ａ’）に示したように、サイ
ドウォル８をマスクとして用いて、例えば、砒素を−１
０°、５〜４０ＫｅＶ、５×１０¹⁵〜５×１０ ¹⁶／ｃｍ
²でイオン注入し、溝９の底面に高濃度不純物層１１ｂ
を形成する。

【００５８】続いて、図６（ｂ）及び（ｂ’）に示した
ように、熱処理による不純物の拡散及び活性化を行い、
高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃
度不純物層１１とするとともに、さらに低濃度不純物層
１０と高濃度不純物層１１とをそれぞれ電気的に接続さ
せる。次いで、実施の形態１と同様に、溝９及びフロー
ティングゲート間スペース部にシリコン酸化膜１２を埋
め込み、フローティングゲート及びシリコン酸化膜１２
上に燐ドープ多結晶シリコン膜１３を堆積する。

【００５９】次に、図６（ｃ）及び（ｃ’）に示したよ
うに、実施の形態１と同様に、スタックドフローティン
グゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１
４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１
４及び多結晶シリコン膜１３、多結晶シリコン膜３を順
次エッチングして、コントロールゲート１５及びフロー
ティングゲート１７を形成し、さらに、メモリ素子分離
用の不純物層１６を形成する。その後、公知の技術によ
り、層間絶縁膜を形成しコンタクトホール及びメタル配
線を形成する。

【００６０】実施の形態４ 実施の形態１と同様に、Ｐ型半導体基板１の活性領域上
に、トンネル酸化膜２、燐ドープ多結晶シリコン膜３、
シリコン窒化膜４を堆積し、これらをパターニングして
フローティングゲートの加工を行う。次いで、図７
（ａ）及び（ａ’）に示したように、半導体基板１の露
出した部分と多結晶シリコン膜３のフローティングゲー
ト側壁とを熱酸化し、膜厚２〜５０ｎｍ程度のシリコン
酸化膜５を形成する。その後、図７（ｂ）及び（ｂ’）
に示したように、半導体基板１上のシリコン酸化膜５を
ドライエッチにより除去し、フローティングゲート側壁
にのみシリコン酸化膜５ａを残存させる。このシリコン
酸化膜５ａ及びフローティングゲートをマスクとして用
いて、例えば、砒素を０°、１０〜４０ＫｅＶ、５×１
０¹²〜５×１０¹³／ｃｍ²でイオン注入し、低濃度不純
物層１０を形成する。

【００６１】次いで、図７（ｃ）及び（ｃ’）に示した
ように、シリコン酸化膜５ａ及びフローティングゲート
をマスクとして用いて、例えば、砒素を−７〜２５°、
５０〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²で
イオン注入し、高低濃度不純物層１１ａを形成する。そ
の後、ＣＶＤ法により絶縁膜となるシリコン酸化膜を２
５ｎｍ〜７５ｎｍ程度堆積し、図７（ｄ）及び（ｄ’）
に示したように、反応性イオンエッチングによりシリコ
ン酸化膜をエッチバックして、フローティングゲート側
壁にサイドウォールスペーサ８を形成する。このとき片
側のサイドウォールスペーサ８直下には、高濃度不純物
層１１ａが存在しないようにサイドウォールスペーサ８
の幅を規定する。

【００６２】続いて、図７（ｅ）及び（ｅ’）に示した
ように、フローティングゲート及びサイドウォールスペ
ーサ８をマスクとして用いて、半導体基板１を１００ｎ
ｍ〜２００ｎｍ程度掘り下げ、溝９を形成する。このと
き、低濃度不純物層１０と高濃度不純物層１１ａとを分
離するように溝９の深さを規定する。次に、図８（ｆ）
及び（ｆ’）に示したように、溝９内に膜厚が２〜５０
ｎｍ程度のシリコン酸化膜６を形成する。次いで、図８
（ｇ）及び（ｇ’）に示したように、サイドウォル８を
マスクとして用いて、例えば、砒素を０°、１５〜６０
ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²でイオン注入
し、溝９の底面に高濃度不純物層１１ｂを形成する。

【００６３】続いて、図８（ｈ）及び（ｈ’）に示した
ように、熱処理による不純物の拡散及び活性化を行い、
高濃度不純物層１１ａ、１１ｂを互いに接続させて高濃
度不純物層１１とするとともに、さらに低濃度不純物層
１０と高濃度不純物層１１とをそれぞれ電気的に接続さ
せる。次いで、実施の形態１と同様に、溝９及びフロー
ティングゲート間スペース部にシリコン酸化膜１２を埋
め込み、フローティングゲート及びシリコン酸化膜１２
上に燐ドープ多結晶シリコン膜１３を堆積する。

【００６４】次に、図５（ｉ）及び（ｉ’）に示したよ
うに、実施の形態１と同様に、スタックドフローティン
グゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜１
４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜１
４及び多結晶シリコン膜１３、多結晶シリコン膜３を順
次エッチングして、コントロールゲート１５及びフロー
ティングゲート１７を形成し、さらに、メモリ素子分離
用の不純物層１６を形成する。その後、公知の技術によ
り、層間絶縁膜を形成し，コンタクトホール及びメタル
配線を形成する。

【００６５】実施の形態５ 図９（ａ）及び（ａ’）に示したように、実施の形態４
と同様に、Ｐ型半導体基板１上に、トンネル酸化膜２、
燐ドープ多結晶シリコン膜３、シリコン窒化膜４を堆積
し、これらをパターニングしてフローティングゲートの
加工を行い、半導体基板１の露出した部分と多結晶シリ
コン膜３のフローティングゲート側壁とにシリコン酸化
膜５を形成する。

【００６６】次いで、図９（ｂ）及び（ｂ’）に示した
ように、半導体基板１上のシリコン酸化膜５をドライエ
ッチにより除去し、フローティングゲート側壁にのみシ
リコン酸化膜５ａを残存させ、さらに、フローティング
ゲート及びシリコン酸化膜５ａをマスクとして用いて、
半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り下げ、
溝９を形成する。

【００６７】続いて、図９（ｃ）及び（ｃ’）に示した
ように、シリコン酸化膜５ａをマスクとして用いて、例
えば、砒素を＋５°、５〜４０ＫｅＶ、１×１０¹⁴〜１
×１０¹⁵／ｃｍ²でイオン注入し、半導体基板１の溝９
の一方の側壁から底面にわたる低濃度不純物層１０を形
成する。

【００６８】次いで、図９（ｄ）及び（ｄ’）に示した
ように、シリコン酸化膜５ａをマスクとして用いて、例
えば、砒素を−１０°、５〜４０ＫｅＶ、５×１０¹⁵〜
５×１０¹⁶／ｃｍ²でイオン注入し、半導体基板１の溝
９の他方の側壁から底面にわたる高濃度不純物層１１を
形成する。その後、熱処理によって不純物を活性化し、
図１０（ｅ）及び（ｅ’）に示したように、実施の形態
１と同様に、溝９及びフローティングゲート間スペース
部にシリコン酸化膜１２を埋め込み、フローティングゲ
ート及びシリコン酸化膜１２上に燐ドープ多結晶シリコ
ン膜１３を堆積する。

【００６９】次に、図１０（ｆ）及び（ｆ’）に示した
ように、実施の形態１と同様に、スタックドフローティ
ングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜
１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜
１４及び多結晶シリコン膜１３、多結晶シリコン膜３を
順次エッチングして、コントロールゲート１５及びフロ
ーティングゲート１７を形成し、さらに、メモリ素子分
離用の不純物層１６を形成する。その後、公知の技術に
より、層間絶縁膜を形成しコンタクトホール及びメタル
配線を形成する。

【００７０】実施の形態６ 図１１（ａ）及び（ａ’）に示したように、実施の形態
４と同様に、Ｐ型半導体基板１上に、トンネル酸化膜
２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を
堆積し、これらをパターニングしてフローティングゲー
トの加工を行い、半導体基板１の露出した部分と多結晶
シリコン膜３のフローティングゲート側壁とにシリコン
酸化膜５を形成し、さらに、半導体基板１上のシリコン
酸化膜５をドライエッチにより除去し、フローティング
ゲート側壁にのみシリコン酸化膜５ａを残存させる。

【００７１】次いで、図１１（ｂ）及び（ｂ’）に示し
たように、ＣＶＤ法により絶縁膜となるシリコン酸化膜
を２５ｎｍ〜７５ｎｍ程度堆積し、反応性イオンエッチ
ングによりシリコン酸化膜をエッチバックして、フロー
ティングゲート側壁にサイドウォールスペーサ８を形成
する。

【００７２】続いて、図１１（ｃ）及び（ｃ’）に示し
たように、サイドウォールスペーサ８をマスクとして用
いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度掘り
下げ、溝９を形成する。その後、図１１（ｄ）及び
（ｄ’）に示したように、サイドウォールスペーサ８を
マスクとして用いて、例えば、砒素を＋５°、５〜４０
ＫｅＶ、１×１０¹⁴〜１×１０¹⁵／ｃｍ²でイオン注入
し、半導体基板１の溝９の一方の側壁から底面にわたる
低濃度不純物層１０を形成する。

【００７３】次いで、図１２（ｅ）及び（ｅ’）に示し
たように、ＣＶＤシリコン酸化膜からなるサイドウォー
ルスペーサ８と熱酸化膜からなるシリコン酸化膜５ａと
のウェットエッチングレート差を利用して、選択的にサ
イドウォールスペーサ８のみを除去する。

【００７４】続いて、図１２（ｆ）及び（ｆ’）に示し
たように、フローティングゲート及びシリコン酸化膜５
ａをマスクとして用いて、例えば、砒素を−１０°、５
〜４０ＫｅＶ、５×１０¹⁵〜５×１０¹⁶／ｃｍ²でイオ
ン注入し、半導体基板１の溝９の他方の側壁から底面に
わたる高濃度不純物層１１を形成する。その後、熱処理
によって不純物を活性化し、図１２（ｇ）及び（ｇ’）
に示したように、実施の形態１と同様に、溝９及びフロ
ーティングゲート間スペース部にシリコン酸化膜１２を
埋め込み、フローティングゲート及びシリコン酸化膜１
２上に燐ドープ多結晶シリコン膜１３を堆積する。

【００７５】次に、図１２（ｈ）及び（ｈ’）に示した
ように、実施の形態１と同様に、スタックドフローティ
ングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜
１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜
１４及び多結晶シリコン膜１３、多結晶シリコン膜３を
順次エッチングして、コントロールゲート１５及びフロ
ーティングゲート１７を形成し、さらに、メモリ素子分
離用の不純物層１６を形成する。その後、公知の技術に
より、層間絶縁膜を形成し、コンタクトホール及びメタ
ル配線を形成する。

【００７６】実施の形態７ 図１３（ａ）及び（ａ’）に示したように、実施の形態
４と同様に、Ｐ型半導体基板１上に、トンネル酸化膜
２、燐ドープ多結晶シリコン膜３、シリコン窒化膜４を
堆積し、これらをパターニングしてフローティングゲー
トの加工を行い、半導体基板１の露出した部分と多結晶
シリコン膜３のフローティングゲート側壁とにシリコン
酸化膜５を形成し、さらに、半導体基板１上のシリコン
酸化膜をドライエッチにより除去し、フローティングゲ
ート側壁にのみシリコン酸化膜５ａを残存させる。フロ
ーティングゲートとシリコン酸化膜５ａをマスクとして
用いて、例えば、砒素を０°、５〜４０ＫｅＶ、５×１
０¹²〜５×１０¹³／ｃｍ²でイオン注入し、低濃度不純
物層１０を形成する。

【００７７】次いで、図１３（ｂ）及び（ｂ’）に示し
たように、フローティングゲートとシリコン酸化膜５ａ
をマスクとして用いて、例えば、砒素を−７〜２５°、
５〜４０ＫｅＶ、１×１０¹⁵〜１×１０¹⁶／ｃｍ²でイ
オン注入し、フローティングゲートの一方側にのみ高濃
度不純物層１１ａを形成する。

【００７８】続いて、図１３（ｃ）及び（ｃ’）に示し
たように、熱処理による不純物の拡散及び活性化を行
い、低濃度不純物層１０と高濃度不純物層１１とをそれ
ぞれフローティングゲート下にオーバーラップさせる。
その後、図１３（ｄ）及び（ｄ’）に示したように、フ
ローティングゲートとシリコン酸化膜５ａをマスクとし
て用いて、半導体基板１を１００ｎｍ〜２００ｎｍ程度
掘り下げ、溝９を形成する。このとき、低濃度不純物層
１０と高濃度不純物層１１ａとを分離するように溝９の
深さを規定する。

【００７９】次いで、図１４（ｅ）及び（ｅ’）に示し
たように、フローティングゲートとシリコン酸化膜５ａ
をマスクとして用いて、例えば、砒素を−１０°、５〜
４０ＫｅＶ、５×１０¹⁵〜５×１０¹⁶／ｃｍ²でイオン
注入し、溝９の底面に高濃度不純物層１１ｂを形成す
る。

【００８０】続いて、図１４（ｆ）及び（ｆ’）に示し
たように、熱処理による不純物の拡散及び活性化を行
い、高濃度不純物層１１ａ、１１ｂを互いに接続させて
高濃度不純物層１１とするとともに、さらに低濃度不純
物層１０と高濃度不純物層１１とをそれぞれ電気的に接
続させる。その後、実施の形態１と同様に、溝９及びフ
ローティングゲート間スペース部にシリコン酸化膜１２
を埋め込み、フローティングゲート及びシリコン酸化膜
１２上に燐ドープ多結晶シリコン膜１３を堆積する。

【００８１】次に、図１４（ｇ）及び（ｇ’）に示した
ように、実施の形態１と同様に、スタックドフローティ
ングゲートを多結晶シリコン膜３上に形成し、ＯＮＯ膜
１４、ポリサイド膜を形成し、ポリサイド膜、ＯＮＯ膜
１４及び多結晶シリコン膜１３、多結晶シリコン膜３を
順次エッチングして、コントロールゲート１５及びフロ
ーティングゲート１７を形成し、さらに、メモリ素子分
離用の不純物層１６を形成する。その後、公知の技術に
より、層間絶縁膜を形成しコンタクトホール及びメタル
配線を形成する。

【００８２】

【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、半導体基板に形成された溝の底面において高濃度
の不純物層が形成されることとなるため、この不純物層
が拡散配線層として機能するのに十分な断面積を確保す
ることができる。よって、拡散配線層の設計線幅の微細
化を容易に行うことができ、単位長当たりのビットライ
ン数を増大させることができ、セルアレイの面積を微細
化することが可能となる。

【００８３】また、溝に沿って形成される低濃度不純物
層及び高濃度不純物層は、レジストマスクなどを使用せ
ずに、フローティングゲート側壁のサイドウォールスペ
ーサに対して自己整合的に不純物をイオン注入すること
により形成することができるため、製造工程の簡略化を
実現しながら、フローティングゲート間の幅を縮小する
ことができる。さらに、斜めイオン注入、逆斜めイオン
注入の角度を小さな角度で行うことで、フローティング
ゲート間の幅を縮小した場合においても、溝側壁及び底
面の双方に不純物の注入を容易に行うことができる。

【００８４】しかも、溝側壁に対する不純物の注入深さ
を非常に浅くすることができるため、イオン注入後の不
純物分布のばらつきが少なく、フローティングゲート下
の不純物濃度を容易に制御することができ、書き込み速
度などのセル特性のばらつきを抑えることが可能とな
る。

【００８５】さらに、溝側壁の傾斜角度とイオン注入の
角度とを操作することにより、一回の注入で溝側壁の不
純物濃度と底面の不純物濃度とが1桁以上差を有するよ
うに設定することができる。さらに、高濃度不純物層の
イオン注入角度と低濃度不純物層の注入角度とを相反す
る方向で注入することにより、溝内の両側壁及び底面の
３平面に、２回のイオン注入のみで、非対称性（約２桁
以上の濃度差）を十分に確保させることができる。よっ
て、工程数の簡略化によりプロセスコストを低下させる
ことができ、１チップ当たりのコストを抑制することが
可能となる。

【００８６】また、溝底面には書き込みに必要な不純物
濃度より約１桁以上高い不純物濃度、つまり、高濃度不
純物層における不純物濃度よりも約１桁以上高い不純物
濃度を有する不純物層を同時に形成できるため、拡散配
線層の低抵抗化を実現することができ、1ブロック当た
りのワードライン数、つまり、セル数を増加させ、ブロ
ック毎に配置される選択トランジスタの総数を減少させ
ることが可能となり、セルアレイの面積のさらなる微細
化が実現できる。

【００８７】さらに、フローティングゲート側壁のサイ
ドウォールスペーサに対して自己整合的に不純物をイオ
ン注入することにより、トンネル酸化膜として機能する
絶縁膜に不純物が注入されたり、通過したりせず、トン
ネル酸化膜の膜質の劣化が回避でき、セル特性の信頼性
を向上させることができる。さらに、従来の手法では、
サイドウォールスペーサ幅のばらつきによる低濃度不純
物層幅のばらつきを考慮して、サイドウォールスペーサ
の幅を設定しなくてはならなかったのに対し、本発明の
手法では、サイドウォールスペーサの幅に関係なく、溝
の深さによって低濃度不純物層の幅を規定することがで
きるため、サイドウォールスペーサの幅の微細化を容易
に行うことができる。さらに、高濃度不純物層と低濃度
不純物層とを斜めイオン注入及び逆斜めイオン注入によ
り接続することができるため、熱処理工程を省略するこ
とができ、熱処理工程に起因するトンネル酸化膜の膜質
の劣化を抑制し、書き込み／消去の繰り返しに対するセ
ル特性の劣化を抑制し、さらに高信頼性を確保すること
が可能である。

【００８８】また、サイドウォールスペーサの幅を調整
することで、フローティングゲート直下の不純物層の不
純物濃度を容易に制御することができるため、セル特
性、例えば、書き込み速度を損なわずに、フローティン
グゲートと高濃度不純物層のオーバーラップの幅を微細
化、つまり、フローティングゲートの微細化を実現する
ことができ、単位長当たりのビットライン数をさらに増
大させることができ、セルアレイの面積をさらに小さ
く、より大容量化を容易に行うことができる。

【００８９】特に、サイドウォールスペーサとしてフロ
ーティングゲートの側壁を熱処理することにより熱酸化
膜で被覆する場合には、熱酸化膜の膜厚を容易に制御す
ることができるために、溝の幅の制御が容易となり、フ
ローティングゲート間の幅をさらに縮小することができ
る。

【００９０】さらに、サイドウォールスペーサとして熱
酸化膜（1層目）と絶縁膜（２層目）との２層構造を用
い、斜めイオン注入と逆斜めイオン注入との間で、２層
目のサイドウォールスペーサを選択的に除去する場合に
は、フローティングゲート近傍の平面である半導体基板
表面、溝側壁及び溝底面の３面に高濃度の不純物を同時
に注入することができ、書き込みに必要な高濃度不純物
層をフローティングゲート近傍に制御よく形成できるこ
とから、高濃度不純物層の断面積を確保できるととも
に、フローティングゲート間の幅を縮小することがで
き、その結果、書き込み速度などのセル特性のばらつき
を一層抑制することができる。しかも、高濃度の不純物
を注入する際に、２層目の絶縁膜が除去されていても、
フローティングゲート側壁が熱酸化膜で被覆さているた
め、浅い角度で不純物を注入しても、トンネル酸化膜に
不純物が注入されず、通過させることはなく、イオン注
入によるトンネル酸化膜の膜質の劣化を回避することが
でき、セル特性の信頼性を一層向上させることができ
る。

【００９１】また、本発明の別の半導体記憶装置の製造
方法によれば、上記の半導体記憶装置の製造方法による
効果に加え、サイドウォールスペーサの形成前にフロー
ティングゲート近傍に高濃度不純物層と低濃度不純物層
とを形成するため、制御性よく非対称不純物拡散層を形
成することができ、フローティングゲート下の不純物層
の不純物濃度をより容易に制御することができ、書き込
み速度などのセル特性のばらつきを抑えることができ
る。しかも、サイドウォ−ルスペーサ直下と溝底面とに
形成される不純物層を個別に制御することができるた
め、プロセスの変更が柔軟に行え、他のプロセスとの整
合又はセル特性の改良が容易である。また、低濃度拡散
層と高濃度拡散層とを形成した後に、その境界部を除去
するように半導体基板に溝を形成するために、その境界
部のずれに起因する誤書き込み、書き込みばらつき又は
配線抵抗などのばらつきを防止することができ、より信
頼性の高いセル特性を得ることができる。

【００９２】特に、溝底面に、垂直な方向からイオン注
入する場合には、溝の幅が微細化されても溝底面に十分
な濃度の不純物を注入することができる。また、溝底面
に斜めイオン注入する場合には、低濃度不純物層と高濃
度不純物層との距離を調整することができ、低濃度不純
物層において適当な不純物濃度を確保することができ
る。

【００９３】さらに、溝の表面を酸化膜で被覆する場合
には、この酸化膜の膜厚によって、サイドウォールスペ
ーサ直下に形成された低濃度不純物層と溝底面に形成さ
れる不純物層の距離を調整することができる。また、溝
の側壁が傾斜している場合には、溝底面に対して垂直な
方向からイオン注入すると、溝側壁における注入角度に
対する見かけ上の酸化膜の膜厚は底面のそれに比べて極
端に厚くなるため、底面にのみ選択的に不純物をイオン
注入することができることとなり、事前にサイドウォー
ルスパーサ直下に形成された低濃度不純物層の不純物濃
度を保持することが容易となる。

【００９４】本発明のさらに別の半導体記憶装置の製造
方法によれば、上記の半導体記憶装置の製造方法による
効果に加え、フローティングゲート側壁を酸化膜で被覆
した後に不純物をイオン注入することにより、トンネル
酸化膜の膜質の劣化が回避でき、セル特性の信頼性を向
上させることができる。さらに、溝を形成する前に、熱
処理により低濃度不純物層と高濃度不純物層とをフロー
ティングゲート下にまで広げることにより、フローティ
ングゲート間の幅をさらに縮小することができる。

【００９５】また、本発明の半導体記憶装置によれば、
フローティングゲート間の溝に非対称な不純物層を有す
るため、ビットラインとソースラインとを共有すること
ができ、セル面積を小さくすることができる。また、フ
ローティングゲート間の溝の深さ、溝底面の高濃度不純
物層の不純物濃度、溝側壁の高濃度不純物層及び低濃度
不純物層の不純物濃度を個別に制御することができるた
め、セル特性の変更が容易であり、他のプロセスとの整
合もしくは改良が容易となり、信頼性の高い半導体記憶
装置を提供することができる。さらに、溝底面に高濃度
不純物層により配線層を配置するため、高濃度不純物層
の断面積を増大させることができ、配線抵抗を低下させ
ることができる。よって、1ブロック当たりのワードラ
イン数、つまり、セル数を増加させることができ、ブロ
ック毎に配置される選択トランジスタの総数が減少する
ため、セルアレイの面積をさらに小さくすることができ
る。したがって、ウエハ当たりのチップ数が増加し、１
チップ当たりのコストが低下するため、安価な半導体記
憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置における要部の概略平
面図である。

【図２】本発明の半導体記憶装置の製造方法の第1の実
施例を説明するための要部の概略断面工程図である。

【図３】本発明の半導体記憶装置の製造方法の第1の実
施例を説明するための要部の概略断面工程図である。

【図４】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための要部の概略断面工程図である。

【図５】本発明の半導体記憶装置の製造方法の第２の実
施例を説明するための要部の概略断面工程図である。

【図６】本発明の半導体記憶装置の製造方法の第３の実
施例を説明するための要部の概略断面工程図である。

【図７】本発明の半導体記憶装置の製造方法の第４の実
施例を説明するための要部の概略断面工程図である。

【図８】本発明の半導体記憶装置の製造方法の第４の実
施例を説明するための要部の概略断面工程図である。

【図９】本発明の半導体記憶装置の製造方法の第５の実
施例を説明するための要部の概略断面工程図である。

【図１０】本発明の半導体記憶装置の製造方法の第５の
実施例を説明するための要部の概略断面工程図である。

【図１１】本発明の半導体記憶装置の製造方法の第６の
実施例を説明するための要部の概略断面工程図である。

【図１２】本発明の半導体記憶装置の製造方法の第６の
実施例を説明するための要部の概略断面工程図である。

【図１３】本発明の半導体記憶装置の製造方法の第７の
実施例を説明するための要部の概略断面工程図である。

【図１４】本発明の半導体記憶装置の製造方法の第７の
実施例を説明するための要部の概略断面工程図である。

【図1５】従来の半導体記憶装置における要部の概略平
面図である。

【図１６】従来の半導体記憶装置の製造方法の実施例を
説明するための要部の概略断面工程図である。

【図１７】従来の半導体記憶装置の製造方法の実施例を
説明するための要部の概略断面工程図である。

【図１８】従来の半導体記憶装置の動作原理を説明する
ための等価回路図である。

【図１９】従来の半導体記憶装置の読み出し原理を説明
するための模式断面図である。

【図２０】従来の半導体記憶の書き込み原理を説明する
ための模式断面図である。

【図２１】従来の半導体記憶装置の消去原理を説明する
ための模式断面図である。

【符号の説明】

１ Ｐ型半導体基板 ２ トンネル酸化膜（絶縁膜） ３、１３ 燐ドープ多結晶シリコン膜（フローティング
ゲート） ４ シリコン窒化膜 ５ａ、５、６ シリコン酸化膜 ８ サイドウォールスペーサ ９ 溝 １０ 低濃度不純物層 １１ａ、１１ｂ、１１ 高濃度不純物層 １２ シリコン酸化膜 １４ ＯＮＯ膜 １５ コントロールゲート １６ メモリ素子分離用の不純物層 １７ フローティングゲート Ｒ１、Ｒ２、Ｒ３ レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 昌久 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 田中 研一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 清水 宏明 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 舛岡 富士雄 宮城県仙台市青葉区東勝山２−23−18 Ｆターム(参考） 5F001 AA25 AA43 AA63 AB02 AD15 AD16 AD18 AG12 5F083 EP04 EP27 EP62 EP67 GA02 GA09 KA01 LA12 LA16 PR09 PR37 5F101 BA07 BA28 BA36 BB02 BD05 BD06 BD09 BH09

Claims (9)

【特許請求の範囲】
1. 【請求項１】（ａ）半導体基板上に絶縁膜を介してフロ
   ーティングゲートを形成し、 （ｂ）該フローティングゲートの側壁に絶縁膜によるサ
   イドウォールスペーサを形成し、 （ｃ）該サイドウォールスペーサをマスクとして用いて
   半導体基板を掘り下げて溝を形成し、 （ｄ）得られた半導体基板に対して斜めイオン注入によ
   り、溝の一方の側壁から底面にかけて低濃度不純物層を
   形成するとともに、逆斜めイオン注入により、溝の他方
   の側壁から底面にかけて高濃度不純物層を形成すること
   からなる半導体記憶装置の製造方法。
2. 【請求項２】工程（ｂ）において、サイドウォールスペ
   ーサを、フローティングゲートが形成された半導体基板
   上全面に絶縁膜を形成し、該絶縁膜をエッチバックして
   形成するか、フローティングゲートの側壁を熱処理する
   ことにより形成することからなる請求項１に記載の半導
   体記憶装置の製造方法。
3. 【請求項３】工程（ｂ）において、サイドウォールスペ
   ーサを、フローティングゲートの側壁に熱処理により１
   層目サイドウォールスペーサを形成して、さらに得られ
   た半導体基板上全面に絶縁膜を形成し、該絶縁膜をエッ
   チバックして２層目サイドウォールスペーサを形成し、
   工程（ｄ）において、斜めイオン注入と逆斜めイオン注
   入との間で、２層目サイドウォールスペーサを選択的に
   除去することからなる請求項１に記載の半導体記憶装置
   の製造方法。
4. 【請求項４】（ａ）半導体基板上に絶縁膜を介してフロ
   ーティングゲートを形成し、 （ｘ）該フローティングゲートをマスクとして用いて、
   イオン注入することにより前記半導体基板表面に低濃度
   不純物層を形成するとともに、前記半導体基板表面に対
   して斜めイオン注入することにより前記フローティング
   ゲートの他方側にのみ高濃度不純物層を形成し、 （ｂ’）前記フローティングゲートの側壁に、該フロー
   ティングゲートの一方側においてはその直下に前記低濃
   度不純物層のみが配置するように、絶縁膜によるサイド
   ウォールスペーサを形成し、 （ｃ’）該サイドウォールスペーサをマスクとして用い
   て、前記低濃度不純物層及び高濃度不純物層の接合より
   深く半導体基板を掘り下げて溝を形成し、 （ｄ’）該溝内にイオン注入することにより、前記低濃
   度不純物と高濃度不純物とを電気的に接続させることか
   らなる半導体記憶装置の製造方法。
5. 【請求項５】工程（ｄ’）におけるイオン注入が、溝底
   面に対して垂直な方向からのイオン注入であるか、斜め
   イオン注入である請求項４に記載の半導体記憶装置の製
   造方法。
6. 【請求項６】工程（ｘ）の前に、フローティングゲート
   の側壁を酸化膜で被覆することからなる請求項４に記載
   の半導体記憶装置の製造方法。
7. 【請求項７】工程（ｄ’）の前に、得られた溝の表面を
   酸化膜で被覆することからなる請求項４〜６のいずれか
   １つに記載の半導体記憶装置の製造方法。
8. 【請求項８】（ａ）半導体基板上に絶縁膜を介してフロ
   ーティングゲートを形成し、 （ｗ）該フローティングゲートの側壁を酸化膜で被覆
   し、 （ｘ）該フローティングゲートをマスクとして用いて、
   イオン注入することにより前記半導体基板表面に低濃度
   不純物層を形成するとともに、前記半導体基板表面に対
   して斜めイオン注入することにより前記フローティング
   ゲートの他方側にのみ高濃度不純物層を形成し、 （ｙ）熱処理することにより、前記低濃度不純物層及び
   高濃度不純物層を前記フローティングゲート下にまで広
   げ、 （ｃ’）前記酸化膜をマスクとして用いて、前記低濃度
   不純物層及び高濃度不純物層の接合より深く半導体基板
   を掘り下げて溝を形成し、 （ｄ’）該溝内にイオン注入することにより、前記低濃
   度不純物と高濃度不純物とを電気的に接続させることか
   らなる半導体記憶装置の製造方法。
9. 【請求項９】 低濃度不純物層及び高濃度不純物層から
   なるソース／ドレイン領域が形成された半導体基板と、
   該半導体基板上にトンネル酸化膜を介して形成されたフ
   ローティングゲートと、該フローティングゲート上に層
   間容量膜を介して形成されたコントロールゲートとから
   なる複数のメモリセルから構成され、 前記低濃度不純物層が前記フローティングゲートの一方
   に形成された溝の側壁に形成され、 前記高濃度不純物層が前記フローティングゲートの他方
   に形成された溝の側壁に形成され、 前記低濃度不純物層及び高濃度不純物層は、互いに隣接
   するメモリセルの高濃度不純物層及び低濃度不純物層
   と、前記溝の底面に形成された高濃度不純物層を介して
   それぞれ接続されてなる半導体記憶装置。