JP2008135770A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ビット線が、チャネル長方向に隣接する2つの前記第1のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第1のゲート電極をマスクとして自己整合的にAsを5E14〜1E15cm-2の注入量でイオン注入することで形成された第1ビット線17と、前記第1のゲート電極及び前記サイドウォールスペーサー18をマスクとして自己整合的に形成された第2ビット線からなり、前記第2ビット線が、前記第1ビット線17より深く形成され、かつ前記第1ビット線17より高い不純物濃度を有し、チャネル幅方向に隣接する2つの前記第1のゲート電極17が、その間で、かつ前記ビット線に隣接する領域にBF2を1E13〜1E14cm-2の注入量でイオン注入することで形成された素子分離拡散領域を有する。
【選択図】図1
Description
Vfg=(Vcg−Vsub)*Cpp/(Cpp+Ctun)となり、
Cpp/(Cpp+Ctun)をゲート容量結合比Rcg(所謂カップリング比)と定義すると、
Vfg=(Vcg−Vsub)*Rcg
であらわすことができる。
前記ビット線が、チャネル長方向に隣接する2つの前記第1のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第1のゲート電極をマスクとして自己整合的にAsを5E14〜1E15cm -2 の注入量でイオン注入することで形成された第1ビット線と、前記第1のゲート電極及び前記サイドウォールスペーサーをマスクとして自己整合的に形成された第2ビット線からなり、
前記第2ビット線が、前記第1ビット線より深く形成され、かつ前記第1ビット線より高い不純物濃度を有し、
チャネル幅方向に隣接する2つの前記第1のゲート電極が、その間で、かつ前記ビット線に隣接する領域にBF 2 を1E13〜1E14cm -2 の注入量でイオン注入することで形成された素子分離拡散領域を有することを特徴とする第1の不揮発性半導体記憶装置が提供される。
前記2つの層をマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する2つの前記第1のゲート電極により共有され、かつチャネル幅方向に延在する第1ビット線を自己整合的にAsを5E14〜1E15cm -2 の注入量でイオン注入することで形成する工程と、
前記2つの層のチャネル長方向の両側壁にサイドウォールスペーサーを形成する工程と、
前記2つの層及び前記サイドウォールスペーサーをマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する2つの前記第1のゲート電極により共有され、チャネル幅方向に延在し、前記第1ビット線より深く形成され、かつ前記第1ビット線より高い不純物濃度を有する第2ビット線を自己整合的に形成する工程と、
チャネル幅方向に延在する前記2つの層をチャネル長方向の断面でそれぞれ分割することで、浮遊ゲートである第1のゲート電極をチャネル長方向に少なくとも2つかつチャネル幅方向に少なくとも2つ隣接して形成する工程と、
チャネル幅方向に隣接する2つの前記第1のゲート電極間で、かつ前記第1ビット線と前記第2ビット線とからなる1組の前記ビット線に隣接する領域にBF 2 を1E13〜1E14cm -2 の注入量でイオン注入することで素子分離拡散領域を形成する工程からなる第1の不揮発性半導体記憶装置の製造方法が提供される。
本発明の不揮発性半導体記憶装置の製造方法について、図1(a)〜図3(k)を用いて、説明する。
本発明の不揮発性半導体記憶装置の製造方法の他の実施例について、図4(a)〜図6(l)を用いて、説明する。
第2の不揮発性半導体記憶装置の更に他の製造方法について、図7(a)〜図9(k)を用いて、説明する。
図13に、実施例1〜3に示す不揮発性半導体記憶装置と、図10に示す従来の不揮発性半導体記憶装置のゲート長とソース・ドレイン間耐圧の関係を示す。図13から実施例の方が従来より、同一のゲート長であればソース・ドレイン間耐圧を向上させることができ、同一のソース・ドレイン間耐圧であればゲート長をより短くできることがわかる。
実施例1〜3に示す不揮発性半導体記憶装置の動作方法一例を以下に示す。なお、本発明の動作方法は、以下の方法に限定されることなく、種々の変形が可能である。
2、4 容量
3 コントロールゲート
5 基板
6a、6b ビット線
11 半導体基板
12 酸化膜
13 浮遊ゲート
13' 第1ポリシリコン層
15 シリコン窒化膜
16 レジスト
17 第1ビット線
17' ビット線
18 サイドウォールスペーサー
19 第2ビット線
20 HDP酸化膜
21 埋め込み酸化膜領域
22、24'' 第2ポリシリコン層
23 絶縁膜
24 コントロールゲート
24' 第3ポリシリコン層
25 溝
26 接合領域
27 不純物拡散領域
Claims (6)
- 半導体基板上にトンネル酸化膜である第1の絶縁膜を介して浮遊ゲートである第1のゲート電極をチャネル長方向に少なくとも2つかつチャネル幅方向に少なくとも2つそれぞれ隣接して設け、前記第1のゲート電極のチャネル長方向の両側壁にサイドウォールスペーサーを有し、前記第1のゲート電極間の前記半導体基板の表面層に前記半導体基板とは異なる導電型の不純物拡散領域からなるビット線を備え、
前記ビット線が、チャネル長方向に隣接する2つの前記第1のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第1のゲート電極をマスクとして自己整合的にAsを5E14〜1E15cm -2 の注入量でイオン注入することで形成された第1ビット線と、前記第1のゲート電極及び前記サイドウォールスペーサーをマスクとして自己整合的に形成された第2ビット線からなり、
前記第2ビット線が、前記第1ビット線より深く形成され、かつ前記第1ビット線より高い不純物濃度を有し、
チャネル幅方向に隣接する2つの前記第1のゲート電極が、その間で、かつ前記ビット線に隣接する領域にBF 2 を1E13〜1E14cm -2 の注入量でイオン注入することで形成された素子分離拡散領域を有することを特徴とする不揮発性半導体記憶装置。 - 半導体基板が、サイドウォールスペーサーの隣接領域に溝を備え、第2ビット線が該溝の表面層に形成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 溝が、第1のゲート電極及びサイドウォールスペーサーをマスクとして自己整合的に形成されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記チャネル幅方向に隣接する2つの前記第1のゲート電極の間に位置する前記素子分離拡散領域が、前記素子分離領域のチャネル幅方向に沿う中心線に対して、線対称の不純物拡散濃度分布を有する請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 半導体基板上にトンネル酸化膜である第1の絶縁膜を介して浮遊ゲートである第1のゲート電極を形成するためのチャネル幅方向に延在する少なくとも2つの層をチャネル長方向に隣接して形成する工程と、
前記2つの層をマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する2つの前記第1のゲート電極により共有され、かつチャネル幅方向に延在する第1ビット線を自己整合的にAsを5E14〜1E15cm -2 の注入量でイオン注入することで形成する工程と、
前記2つの層のチャネル長方向の両側壁にサイドウォールスペーサーを形成する工程と、
前記2つの層及び前記サイドウォールスペーサーをマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する2つの前記第1のゲート電極により共有され、チャネル幅方向に延在し、前記第1ビット線より深く形成され、かつ前記第1ビット線より高い不純物濃度を有する第2ビット線を自己整合的に形成する工程と、
チャネル幅方向に延在する前記2つの層をチャネル長方向の断面でそれぞれ分割することで、浮遊ゲートである第1のゲート電極をチャネル長方向に少なくとも2つかつチャネル幅方向に少なくとも2つ隣接して形成する工程と、
チャネル幅方向に隣接する2つの前記第1のゲート電極間で、かつ前記第1ビット線と前記第2ビット線とからなる1組の前記ビット線に隣接する領域にBF 2 を1E13〜1E14cm -2 の注入量でイオン注入することで素子分離拡散領域を形成する工程からなる不揮発性半導体記憶装置の製造方法。 - 前記第1のゲート電極及び前記サイドウォールスペーサーをマスクとして前記半導体基板に不純物イオン注入を行い前記第2ビット線を自己整合的に形成する工程が、前記第1のゲート電極のチャネル長方向の側壁に前記サイドウォールスペーサーを形成する工程の後、前記第1のゲート電極及び前記サイドウォールスペーサーをマスクとして前記半導体基板に溝を形成する工程と、前記第1のゲート電極及び前記サイドウォールスペーサーをマスクとして前記溝に不純物イオン注入を行い前記第2ビット線を自己整合的に形成する工程とからなる請求項5に記載の不揮発性半導体記憶装置の製造方法。
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